system-verilog

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Verilog和Systemverilog中$實時返回多少位？

$實時返回Verilog和Systemverilog？

verilog system-verilog 2017-05-20

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SystemVerilog：如何將2個數組合併成一個數組？

我試試這個代碼，但是當我編譯它，我收到此錯誤： Illegal assignment pattern. The number of elements (2) doesn't match with the type's width (16) 。 module(output [15:0] O); reg [7:0] a, b; assign O = {a, b}; endmo

verilog system-verilog 2017-05-22

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爲什麼使用分層測試平臺代替簡單的一個程序塊？

當我們可以在簡單的一個程序塊中編寫所有功能時，分層測試平臺的基本用途是什麼？我知道可重用性是一個目的，但除此之外，它具有獨特性。

verilog system-verilog verification uvm 2017-06-05

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隨機化在系統的Verilog

我有一個關聯數組： rand uvm_reg_field array_assoc[string]; 陣列包含UVM寄存器字段的手柄，用於在DUT中的寄存器，並且由一個字符串索引（字符串是該字段的名稱）。 假設我有2個名稱爲「reg_field_1」和「reg_field_2」的註冊字段。 如上所述， array_assoc["reg_field_1"]= handle of field 1;

arrays constraints associative-array system-verilog uvm 2017-06-06

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使用fsm避免使用frequecny分頻器的鎖存器 - Verilog

我是verilog和HDL的新手。 我想實現一個N分頻器， 它計數時鐘滴答（pos和neg），並從輸入clk的第一個上升沿開始計數機制。 另外，clk分頻器必須支持同步rst_n。 我採用Altera的Quartus和下面的代碼 module clk_divider_fsm ( \t in_clk, \t rst_n, \t out_clk ); input

verilog system-verilog hdl quartus 2017-06-07

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否則身體在系統執行的Verilog

我正在一個模塊上的系統的Verilog用下面的代碼： module my_module (input [7:0] rd_i // rd_i = 00001001 ,input [7:0] rs_i // rs_i = 10010010 ,output logic [7:0] result_o // result_o = 00001010 );

system-verilog 2017-06-12

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genvar系統verilog編號的信號和實例名稱中傳遞的字符串

首先，我想在系統verilog中使用genvar實例化一堆通用緩衝區，其中每個瞬時基本包含索引的值，使它們有不同所以我可以將它們綁定到一個8位總線，每位一個緩衝區。 的代碼可能不是語法正確，但是這就是我想做的事： genvar i; generate for (i=0; i<7; i=i+1) begin IBUFDS IBUFDS_[actual_value_of

loops system-verilog 2017-06-13

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當我們將2個值賦給同一個變量時會發生什麼？

我想做一個簡單的斷言，檢查兩個值是否相等。是否有人可以解釋行爲時，我給你兩個不同的值相同的變量 logic src_sig ; logic dest_sig; logic alt_sig; assign a = src_sig; assign a = alt_sig; assign b = dest_sig; 我斷言順序是： sequence check_seq(X,Y); (X

system-verilog system-verilog-assertions 2017-06-14

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如何從SystemVerilog中的某個函數返回一個動態結構數組

我遇到問題，找出從函數返回動態結構數組的語法。我有以下小例子： `timescale 1ns/10ps typedef struct{ string Name; int Age; } PersonType; function PersonType A [] getPeopleInfo(); automatic string Name [50];//Max

verilog system-verilog 2017-06-14

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systemVerilog - 我如何將int無符號轉換爲數組邏輯？

我有以下幾點： logic [15:0] tb_real_din, tb_image_din; int unsigned counter; //write proc initial begin tb_last_dvalid = 1'b0; tb_we = 1'b0; #80ns; for (int i = 0 ; i <= 3

casting system-verilog 2017-06-15

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