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    $ display語法是否在Verilog HDL後路由仿真期間工作HDL

    我試圖在路由後模擬期間監視一個內部信號。 所以我在Verilog代碼中使用了$display語法。 但是，在控制檯中沒有任何顯示。 我用Verilog代碼中的語法如下 always @(negedge clk) begin $display("Decimal: %d", idatabuf); end 所以我的問題是，是否$display語法佈線後仿真不起作用？ 無論如何，我正在採取粗暴的
    verilog verification test-bench 2017-02-23

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    在Verilog代碼

    中序列檢測器中預期的時鐘沿之前輸出高電平，Sir， 我爲「1011」序列檢測器編寫了一個verilog代碼。但是在模擬中，當它收到「101」時輸出很高。即。它在實際時鐘沿之前的一個時鐘週期爲高電平。請幫我解決這個問題 // Verilog代碼 module main( input clk, input rst, input x, output y ); reg temp; reg [1
    case verilog sequence test-bench 2016-11-16

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    使用別名的VHDL聚合分配

    我在使用我的VHDL測試工作臺中的聚合物時遇到了一些麻煩（如下圖所示）。 library IEEE; use IEEE.std_logic_1164.all; use IEEE.numeric_std.all entity TB is end entity; architecture RTL of TB is -- constant(s) constant CL
    vhdl aggregate alias test-bench 2017-08-02

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    錯誤：（vsim -3389），

    我不明白爲什麼我在使用model-sim時出現此錯誤，我嘗試了很多修復程序，但似乎無法解決此問題。 這是我的ModelSim成績單說什麼： ** Error: (vsim-3389) C:/Users/VRN/Desktop/sha256/t_processing.v(31): Port 'a_in' not found in the connected module (5th connectio
    verilog modelsim test-bench 2017-11-18

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    在SV中使用$ cast功能和任務執行動態投射

    我們如何判斷$ cast的調用是函數還是任務。每個人的電話會有什麼不同？我理解的一件事是通過函數調用，我可以使用assert（）。但除此之外，什麼告訴我們該電話是$ cast函數還是$ cast任務？無論哪種情況，我們都會做類似$ cast（pkt，pkt1）; LRM給出了$的語法投功能 function int $cast(singular dest_var, singular source_
    oop casting system-verilog test-bench 2017-08-11

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    verilog 4位多路複用器測試臺代碼給出了x

    不能讓我的手指爲什麼它不工作，我在eda playground上運行了一個模擬器，每當選擇改爲0時，我在輸出中得到一個「x」。但當sel爲「1」時正確得到「1」。謝謝！ 代碼： module mux8_2(input [3:0]a,[3:0]b,sel,output [3:0]out); assign out=(sel)?a:b; endmodule 和測試平臺： module mux8_
    verilog mux test-bench 2016-12-14

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    vhdl仿真不起作用

    我正在寫VHDL代碼，以便找到範圍從0到7的集合中的數字，它們與集合中的其他數字沒有任何公共除數。我試圖在BASYS 3板上實現它。它正在使用BASYS 3，但是當我試圖爲我的代碼編寫測試工作臺時，我得到了很多U和UU。爲什麼你認爲這是事實？我怎樣才能寫出適當的測試平臺？我是初學者，所以任何想法都會有所幫助。 頂層模塊： library IEEE; use IEEE.STD_LOGIC_1164
    vhdl test-bench 2017-03-28

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    VHDL狀態機測試臺 - 在機器上工作，但不能在模擬機上工作

    我有VHDL實現可以在板上工作，它檢測到序列01110，並且會產生一個2個時鐘計數的標誌。它還檢測重疊序列，以及011101110將兩次提升標誌。 我檢查了我的實施與板上的邏輯分析儀，我相當有信心，它的工作原理。我在電路板上以10 kHz的頻率重複序列0111，它有一個100 MHz的時鐘，我用預分頻器將它的頻率調整到10 kHz。 我的問題是，嘗試使用模擬重新建立一個類似的情景時，我沒有得到任何
    vhdl simulation test-bench 2017-08-26

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    有什麼方法可以在ISIM中模擬DCM嗎？

    我有一個具有不同時鐘輸出的DCM，在真正的FPGA實現中工作正常，但在Xilinx ISIM中模擬此DCM時看不到任何輸入。我們可以在ISIM測試平臺中模擬DCM嗎？有什麼竅門嗎？ Regards
    fpga xilinx test-bench 2017-10-18

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    咖啡自動售貨機仿真與試驗檯問題的Verilog

    我已經寫了Verilog代碼爲簡單的咖啡自動販賣機與輸入 爲25ps，50ps的，75ps和1 爲 「00」， 「01」， 「10」 和 「11」 分別。咖啡的成本是1瑞士法郎。如果插入超過1秒，餘額將被退回。這種平衡將是 01，10，11 作爲 25PS，50ps的，1RS 分別。我模擬這個沒有試驗檯。模擬需要雙時鐘脈衝輸出（當我把25 ps 8次或8個時鐘脈衝輸出時，預期的時鐘脈衝是4）。爲什
    verilog fsm test-bench 2016-11-10
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