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我正在用VHDL編寫代碼以合成到XilinX FPGA上。我通常使用GHDL來模擬我的測試平臺。我需要利用XilinX分部核心來劃分變量,但我不確定如何去做,因爲在XilinX文檔中似乎沒有例子。我是否必須使用XilinX軟件爲分頻器生成VHDL組件?或者XilinX隱含地理解分配器意味着使用IP核?如果我的第二個陳述是真實的,那麼我將如何使用GHDL進行仿真,還是必須使用XilinX仿真工具?我真的可以用一個使用XilinX分頻器內核來實現除法的例子來做一個簡單的例子。是這樣的:如何使用賽靈思分區IP內核
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_1164.all;
entity DividingExample is
port (
clk : in std_logic;
reset : in std_logic;
InputSignal : in std_logic_vector(15 downto 0);
OutputSignal : out std_logic_vector(15 downto 0)
);
end DividingExample;
architecture behaviour of DividingExample is
-- declarations
signal numerator : integer;
begin
-- behaviour
process(clk)
begin
if(rising_edge(clk)) then
if(reset = '1') then
-- reset values
numerator <= 1000;
else
-- calculate value to be output
OutputSignal <= numerator/to_integer(signed(InputSignal))
end if;
end if;
end process;
end behaviour;
此示例代碼顯然不作爲分割工作(在「/」操作符)沒有爲整數數據類型定義。我該怎麼辦?