我不能讓賽靈思uartlite IP工作

林試圖使用Xilinx uartlite 2.0 IP與AXI4-精簡版界面沒有MicroBlaze處理器發送一個字節。不幸的是，在設置數據和有效信號並且tx信號從未傳輸之後，所有就緒信號保持低電平。我不能讓賽靈思uartlite IP工作

我包括我的模擬結果。有任何想法嗎？

Xilinx Uartlite 2.0 axi4-lite timing simulation

來源

2015-06-06 jwanga

你有沒有嘗試駕駛'valid'（所有3個通道）前等待'準備=「1''。 –

我的印象是，當輸入準備就緒時，首先驅動有效信號，然後模塊返回就緒信號。這似乎是根據本AXI4-精簡版文檔是流量：http://www.silica.com/fileadmin/02_Products/Productdetails/Xilinx/designing_a_custom_axi_slave_rev1.pdf – jwanga

理論上沒錯，但我已經在與一些過去有問題賽靈思IP。如果你不開車有效，是否準備好升起？ –

對於後人，不得不翻轉復位，並確保所有的輸入被初始化。感謝您的有用評論。我已經附上加工模擬 enter image description here

來源

2015-06-13 04:31:23 jwanga

我不能讓賽靈思uartlite IP工作

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