如何從Verilog源原理圖文件賽靈思

Question

我在做什麼

我開始與賽靈思ISE設計套件玩耍，並用Verilog寫了簡單的算術邏輯單元。使用Verilog Unit Under Tests爲Unit創建輸入和輸出信號，我驗證了代碼正常工作。

我想從verilog源文件生成原理圖文件。

在工具菜單中，有一個原理圖查看器

，但我想不通，爲什麼：

• 它只列出的第一源文件
• 以及如何保存生成的文件在項目

問：

如何從Xilinx的verilog源文件生成原理圖文件？

Answer 1

1）你可以雙擊組件進一步深入。在較新版本的ISE中，可以就地擴展塊，而不是將視圖切換到單擊的模塊。

2）顯然，沒有保存選項。原理圖是由HDL代碼生成的，因此無論如何都沒有多少意義。