如何輕鬆地在VHDL測試平臺組和驅動信號

Question

比方說，我有3個控制信號A，B和C.

在測試平臺是有在VHDL到組這樣的功能和快速迭代所有的情況下（以使例如，它們要迭代for循環）而不是寫出8個案例。

的僞代碼示例：

for i in range 0 to 7 
grouped_signals <=std_logic_vector(to_unsigned(i,3) 

Answer 1

它可以是一個信號分配，其中目標是一個聚合：

library ieee; 
use ieee.std_logic_1164.all; 
use ieee.numeric_std.all; 

entity agg_assign is 
end entity; 

architecture foo of agg_assign is 
    signal A, B, C: std_logic; 
begin 
    process 
    begin 
     wait for 10 ns; 
     for i in 0 to 7 loop 
      (A, B, C) <= std_logic_vector(to_unsigned(i, 3)); 
      wait for 10 ns; 
     end loop; 
     wait; 
    end process; 
end architecture; 

並且產生：