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    SystemVerilog註冊設計競賽規避

    在systemverilog中進行數字設計時，遇到了有關賽車條件的問題。 驅動我設計的測試臺（我無法修改）驅動輸入，使得設計中的某些寄存器由於競爭條件而無法正常工作。 下面是一個EDA-操場例子說明了所發生的事情（「之前」輸入改變時鐘確實，在時間爲15ns）： http://www.edaplayground.com/x/rWJ 有沒有一種方法，使設計（一簡單的註冊在這種情況下）抵抗這個特殊的問題
    scheduling system-verilog race-condition digital-design 2017-08-29

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    同步與異步邏輯 - SR-Flipflop

    我遇到了邏輯設計，我有一些問題。第一個問題是在這種設計中是否有兩個單獨的SR觸發器？第二個問題是，是否通常使用時鐘來傳播通過設計的輸入，或者如果這可以稱爲組合？因爲我很難理解將輸入傳播到輸出需要多少個時鐘週期。如果我理解正確，它將首先需要一個時鐘週期來傳播設計的第一部分（第一個觸發器？），然後第二個時鐘週期會將新輸入傳播到設計的第二部分（第二部分拖鞋？）。 我想實現這個設計VHDL，但不能完全肯定
    logic vhdl fpga flip-flop digital-design 2017-08-29

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    檢查電路錯誤

    這可能是一個非常簡單但有點長的問題，我將不勝感激所有幫助！ 下面是我們所擁有的：一個FPGA卡（的Spartan-3E要準確） - 8個開關，8個LED，和一個非常簡單的Verilog代碼： module Lab1_1( input [7:0] sw, output [7:0] ld ); assign ld = sw; endmodule 該交換機連接
    verilog fpga circuit digital-design 2016-09-22

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    脈衝和電平信號的時鐘域交叉

    對於脈衝，我們使用脈衝同步器和電平信號，我們使用雙觸發器同步器，但是如果信號可能是脈衝或電平行爲，該怎麼辦？有什麼辦法可以同步嗎？
    verilog cdc asic digital-design 2016-06-28

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    將觸發器中的位向量存儲而不是內存 - 鑿子

    我想知道鑿子中Reg和Mem的用法差異，以及我如何決定在常見情況下選擇哪種方法。我認爲當存儲大量數據時，Mem是最好的想法，因爲它會將數據存儲到SRAM而不是使用FPGa片內的觸發器，對嗎？ 如果我想實現一個大的寄存器文件（10x通常大小），是否最好使用Mem然後是Reg的位置？
    memory fpga chisel flip-flop digital-design 2017-03-08

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    verilog模塊中加法器輸出的錯誤值

    我在Verilog中編寫了加法器的門級代碼。加法器的輸出如下所示。正如你所看到的，總和和cout總是在z中。我不知道爲什麼。你能檢查我錯過了什麼嗎？謝謝你的時間。 OUTPUT： A = X，B = X，CIN = X，SUMM = Z，COUT = Z在時間= 0 A = 0，B = 0，CIN = 0，SUMM = Z，COUT = Z在時間= 10 A = 0，b = 1，CIN = 0，S
    verilog vlsi digital-design 2016-12-04

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    靜態危險1和一個電路問題？

    我讀過關於靜態危險的內容。我們知道靜態1-危害是：輸入變化導致輸出從1到0到1 我的筆記涵蓋了電路如下： 我的筆記說：當B=C=D=1，對於任何變化一個值，它可能有靜態危害1. 但我認爲： 對靜態危險1的1到0的轉變可觀察到。對於0到 可以觀察到A無危險的1轉變。 任何人都可以描述我的句子是正確的還是我的筆記說正確的句子。哪一個是正確的？爲什麼？謝謝。
    computer-architecture circuit digital-logic digital-design hazard 2016-02-11

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    Verilog測試平臺實現

    我試圖實現一個verilog程序，大部分測試用例都通過了（1440中的1,188）。然而，我的問題是，我期望的溢出輸出當前顯示爲0，而期望值應該是1. 繼承人打印到日誌的兩個示例，期望值不正確（一直滾動向右）： in1=1000000000000000 in2=1000000000000000 opCode=1001 result= 0111111111111111 expectedResult=
    verilog digital-design 2016-02-22

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    反規範化IEEE

    我正在研究涉及IEEE雙精度浮點標準的數字設計項目（Verilog）。 我有一個關於IEEE浮點數表示的查詢。在IEEE浮點表示中，數字以標準化格式表示，這意味着有效位默認爲1（也稱爲隱藏位）。 當一個浮點數被去歸一化時，有效位被認爲是0，並且通過將小數點移到左邊來使指數變爲0。 我的查詢是有關去歸一化程序。例如，如果指數可以高達120，那麼在這種情況下，我們如何處理小數位（43位爲IEEE -
    floating-point verilog ieee-754 digital-design 2016-04-13

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    使用泰勒級數近似計算cosx的Verilog代碼

    我試圖在泰勒級數中使用Verilog實現COS X函數。向我呈現的問題陳述如下 「寫一個Verilog代碼來使用泰勒級數近似計算cosX請將8位輸出的源代碼和測試代碼以帶符號的十進制基數格式附加到X = 0 °到360°，增量爲10°「 我在繼續之前需要了解一些事情。 請指正，如果我錯某處 分辨率計算： 10°的增量，以覆蓋0°到360°=> 36個位置 36以十進制可以通過6位來表示。由於我們可
    verilog taylor-series digital-design 2016-04-18
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