vlsi

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    Verilog中的脈衝計數器

    我正在嘗試構建一個脈衝，該脈衝對於8個脈衝的時鐘變高，並且進入休眠狀態。所以當使能和時鐘高脈衝變高時，時鐘脈衝的8個脈衝變低後。我如何在verilog中實現和解決這個問題。直到目前爲止，我所做的都是這樣。 module clkgenerator( input clk, input [3:0] count = 4'b0, input enable, output
    verilog hdl vlsi 2017-10-04

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    從網表中逐行使用perl提取數據

    我的問題是關於從Perl中的文件中提取數據。在附件中有網表的標準格式。運行程序後，我得到了元素到一個數組@name_gate，但當我試圖print @name_gate[0]而不是第一個元素時，我得到了整個第一列，類似於第二列@name_gate[1]。 所以問題是我再次得到了一個字符串@name_gate[0]我想訪問元素。 my @ind; my $index=0; my $file =
    perl vlsi netlist 2017-03-27

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    AXI4延遲交易

    我只是在尋找建議。我目前有一個集成在VHDL中的定製IP，它具有AXI4從輸入和AXI4主輸出，目前信號直接連接在一起。 我想給AXI信號添加一個可定製的延遲，這樣它們可以通過IP延遲一段特定的時間，而不是相互連接。 我的問題是;我是否可以通過使用AxVALID和AxREADY（也可能是RVALID/RREADY和WVALID/WREADY）信號來延遲通過IP進行讀寫操作？ 如果我想要一個20個時
    vhdl hdl vlsi axi4 2017-07-07

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    爲什麼latch不會被推斷爲以下邏輯？

    爲什麼下面的代碼不能推斷閂鎖？ 如果d和rst都爲「0」，工具如何知道要分配給「e」？ module tmp(input d, input clk, input rst, output reg o, output reg e); [email protected](posedge clk) if(rst) begin
    verilog synthesis vlsi 2017-04-03

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    振盪1s（1000，0100，0010，0001，0010，0100）計數器的電路是什麼？

    我對定製計數器有一個基本的瞭解。 我知道一種實現（8,4,2,1,2,4）計數器的方法，即使用FSM，但我無法弄清楚電路如何實現？
    verilog counter circuit vlsi 2017-01-03

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    在線檢查綜合輸出？

    有沒有在線的工具/應用程序可以幫助我檢查寫入的RTL的綜合輸出？ 例子：我已經寫了一些RTL代碼（以Verilog），並要檢查 - >如果是合成，可以不？ - > Netlist RTL已生成。
    verilog synthesis vlsi 2016-11-15

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    有沒有可能讓「if」塊在vhdl中脫離給定的選擇？

    以下是使用IF模塊的VHDL的代碼。 在最後的「elsif」中，「my_choice」的值被分配給「ch4」。然後執行「else」塊，因爲沒有條件滿足。但是，有沒有機會讓「my_choice」獲得除（ch1，ch2，ch3，ch4）以外的其他值，如高阻抗（或其他）？如果是這樣，我該如何避免？由於此分配可以更改代碼的操作。 entity entity_name port ...
    vhdl vlsi 2016-06-21

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    關聯數組與通配符在系統verilog

    使用foreach循環是否可以使用通配符「*」遍歷關聯數組？
    verilog system-verilog vlsi 2017-02-28

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    電路中的傳播延遲

    這對於精確的比例延遲更好：香料模擬方法或使用elmores延遲的計算（RC延遲建模）
    circuit vlsi asic 2017-08-01

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    verilog模塊中加法器輸出的錯誤值

    我在Verilog中編寫了加法器的門級代碼。加法器的輸出如下所示。正如你所看到的，總和和cout總是在z中。我不知道爲什麼。你能檢查我錯過了什麼嗎？謝謝你的時間。 OUTPUT： A = X，B = X，CIN = X，SUMM = Z，COUT = Z在時間= 0 A = 0，B = 0，CIN = 0，SUMM = Z，COUT = Z在時間= 10 A = 0，b = 1，CIN = 0，S
    verilog vlsi digital-design 2016-12-04
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