chisel

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使用克隆方法的Sodor處理器集合

若干IO接口的構造實現其自己的克隆方法。我研究了Scala中克隆方法的用法，但仍然無法弄清楚爲什麼這樣做。 （我無法找到這些方法的任何明確的使用中隨處設計）

scala chisel 2017-01-03

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鑿子分配給UInt的個別位

有人能告訴我爲什麼下面的代碼不會在鑿子中詳細說明嗎？看起來我無法分配給UInt中的各個位。這是設計嗎？ 我沒有看到傑克對類似問題的迴應，但以下類型的邏輯跨越位的邏輯是常見的，並且很容易在SV等參數化。我可以看到創建了Bools矢量以及各個位，但還是如何重新進入一個UINT問題... def ffo(pwidth:Int, in:UInt) : UInt = { val rval = Wi

chisel 2017-01-11

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比較鑿子3中的兩個位類型值

我想比較鑿子中的兩個位類型值。首先，我使用===運算符嘗試了這一點。 val byte = (typ === MT_B) 這給出了錯誤「值===不是chisel3.Bits的成員」。所以我嘗試瞭如下的equals方法。 val byte = (typ.equals(MT_B)) 並且在代碼的後面部分給出了以下錯誤，其中該字節值用於Mux中的條件。 found : Boolean [err

chisel 2017-01-15

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在鑿子項目模板中編譯鑿子源文件

我是新來的鑿子。目前，我正在使用chisel3來關注chisel-tutorial wiki。克隆鑿子項目模板後，我嘗試測試並從GCD.scala源文件生成verilog輸出。我得到了以下錯誤。 > run --v java.lang.RuntimeException: No main class detected. at scala.sys.package$.error(packag

scala chisel 2016-12-01

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在一個時鐘週期內多次重新分配變量 - 鑿子

我想在單個時鐘週期內多次重新分配變量hit_bits。只要io.bits_perf.bits(i)爲真，hit_bits就會增加。我正在「發現組合路徑！」當我嘗試編譯代碼時。 有什麼想法？ val hit_bits = Bits() hit_bits := Bits(0) when(io.bits_perf.valid){ for(i<- 0 until 3){

scala loops hdl chisel 2016-12-02

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鑿3分配到比特範圍

這似乎在鑿2工作，但現在無法正常工作： class TestX extends Module { val io = IO(new Bundle { val a = Output(UInt(width=2)) }) io.a(1, 0) := UInt(0) } 錯誤：[模塊TestX]表達T_4用作FEMALE而只能被用作一位男士。 這個改變的解

chisel 2016-12-03

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鑿子找不到參數的隱含值

我試圖自定義並在不同的項目中使用Sodor處理器/火箭核心的ALU源文件。所以我複製了包含configurations.scala文件的公共文件夾，希望能夠使用添加到alu源文件中的參數。但是，當我運行sbt「test-only ...」時，出現以下錯誤，我無法找到解決方案。 [info] Compiling 1 Scala source to /home/isuru/fyp/ChiselProj

scala chisel 2016-12-07

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鑿建築riscv，GNU工具鏈爲Sodor

我想建立「riscv-gnu-toolchain」爲Sodor項目有： ucb-bar/riscv-sodor 我沒能克隆它通過其readMe的建議使用： 'git clone [email protected]:riscv/riscv-gnu-toolchain.git' 我也嘗試使用最新版本的存儲庫，它會生成以下警告： 'configure: WARNING: unrecognized o

chisel 2017-01-27

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鑿子庫和測試臺

我現在在學習鑿子，所以我得到很多問題。 我知道import chsel3._可以將鑿子庫文件添加到代碼中。 而且我看到鑿教程，有import chisel3._以及import chisel3.util._ 我的問題是這樣做，當我需要添加import chisel3.util._什麼排除import chisel3_鑿代碼？ 另一個問題是當我編寫測試平臺時，我應該擴展什麼？ 類XXTests（C：

chisel 2016-12-13

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如何使用鑿子3黑匣子實現賽靈思差分時鐘緩衝器？

我想在我的AC701 kit（artix7）上寫一個簡單的鑿子3閃爍LED設計。但要做到這一點，我必須實例化一個時鐘輸入差分緩衝區。賽靈思提供以下的Verilog模板來做到這一點： IBUFDS #( .DIFF_TERM("TRUE"), .IOSTANDARD("DEFAULT") ) IBUFDS1_inst ( .O(clock1), // Clock buff

scala xilinx chisel 2016-12-20

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