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    如何添加3個號碼？

    有3個Uint 8位數字。我想總結這些數字。如何用鑿子描述它？ S = A + B + C // s是10位數字 如果只有這樣，才能形容它爲以下，有什麼好處比較傳統的HDL？ S0 = A + B // S0爲9位numebr S1 = S0 + C // S1是10位數字 我已經嘗試在鑿，結果是不是我所期望的。 val in0 = Input(UInt(8.W)) val in1 = Inpu
    chisel 2017-04-12

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    在鑿子中，如何爲所有數據類型定義一個通用的零點？

    在參數化模塊或函數中，可能需要根據類型將常規鑿子數據類型初始化爲「0」。 即應該有一個值等於（ZERO）.asInstanceOf [T]，其中T <：數據。 （0.U）.asInstanceOf [T]適用於大多數T <：Data，但不適用於T == Bool。 如何解決這一問題？ def delays[T <: Data](x: enter code hereT, n: Int): List[
    chisel 2017-04-14

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    TLClientNode連接

    我需要在ROCKET-CHIP項目中獨立實例化最新版本的ICache。我能夠使用6個月的版本來測試這個實例化。不過，我面臨着其「MEM」端口的麻煩在最近版本： val node = TLClientNode(TLClientParameters(sourceId = IdRange(0,1))) ..... val mem = outer.node.bundleOut 根據我的瞭解，火箭芯
    riscv chisel 2017-02-24

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    Scala/Chisel中帶有類型參數的Override/Overload運算符

    我正在使用鑿子，但實際上這是一個Scala問題。 我想要做的是重寫導出對象的>操作符。 考慮以下類： class Record extends Bundle { val key = UInt(32.W) val data = UInt(8.W) def > (rhs:Record) = key > rhs.key } class RecordIndexed ex
    scala chisel 2017-02-28

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    在鑿子試驗檯上，如何編寫兩個獨立的界面過程？

    假設一個DUT有兩個獨立的接口和不同的順序協議。應該很容易在一個「過程/線程」中測試它們中的每一個。但目前的情況看起來很難做到這一點。例如，一個推，一個拉接口：接近這一點 one.valid = 1; @(posedge clock) begin if (one.ready) one.data <= next end two.ready = 1; @(posedge cloc
    chisel 2017-04-19

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    使用OrderedDecoupledHWIOTester測試多個解耦輸入端口

    OrderedDecoupledHWIOTester是否支持測試具有兩個或多個解耦輸入端口的DUT？ 例如： 有什麼方法來表達是這樣的： InputEvent的（decoupledPort1.bits < - 10） InputEvent的（decoupledPort2.bits < - 11） 在這兩個端口中同時創建兩個門控值系列？
    chisel 2017-03-03

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    將觸發器中的位向量存儲而不是內存 - 鑿子

    我想知道鑿子中Reg和Mem的用法差異，以及我如何決定在常見情況下選擇哪種方法。我認爲當存儲大量數據時，Mem是最好的想法，因爲它會將數據存儲到SRAM而不是使用FPGa片內的觸發器，對嗎？ 如果我想實現一個大的寄存器文件（10x通常大小），是否最好使用Mem然後是Reg的位置？
    memory fpga chisel flip-flop digital-design 2017-03-08

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    如何指定在Chisel3中平方兩個無符號數的差值？

    這是一種看起來很醜陋的方式。 class DiffSquared extends Module { val inputWidth = 8 val width = 16 val io = IO(new Bundle { val X = Input(UInt(inputWidth.W)) val M = Input(UInt(inputWidth.W)
    chisel 2017-03-08

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    如何通過鑿子創建一個Vecs寄存器

    我將使用Chisel3構造一個寄存器組。 鑿代碼： val register_set = Reg(Vec(7,UInt(32.W))) 但合成的Verilog代碼： reg [31:0] register_set_0; reg [31:0] register_set_1; reg [31:0] register_set_2; reg [31:0] register_set_3; reg
    chisel 2017-03-17

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    在鑿子內存中不存在可綜合節點異常

    我在鑿子代碼中得到以下異常。 [info] - should correctly write and read data *** FAILED *** [info] chisel3.core.Binding$BindingException: 'this' ([email protected]): Not bound to synthesizable node, currently only T
    chisel 2017-01-28
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