當使用聖馬丁和uint實現加法器我得到同樣的Verilog代碼，請參見下面的代碼， import Chisel._
class Unsigned_Adder extends Module{
val io = new Bundle{
val a = UInt(INPUT, 16)
val b = UInt(INPUT, 16)
val out = UI
我正在尋找一個簡單的howto轉換Verilog中的簡單Chisel3模塊。 我把鑿子的官方網頁上給出的GCD源代碼。 import chisel3._
class GCD extends Module {
val io = IO(new Bundle {
val a = Input(UInt.width(32))
val b = Input(UInt.w