我正在創建一個新的項目，我稱之爲alpha，然後創建一個新文件test.vhd。 library ieee;
use ieee.std_logic_1164.all;
entity d_latch is
port(
data_in:in std_logic;
data_out:out std_logic;
enable:in std_logic);
end d_latch;
ar
我有一個VHDL包，它定義了一個函數（前向聲明）和一個常量。常量的值由該函數計算，該函數的主體位於包體中。 截至目前ModelSim/QuestaSim是唯一不喜歡此代碼的工具。它需要2個包，所以在常量聲明之前解析了正文。 package test is
function mytest(param : boolean) return boolean;
constant val
我是一名學生，負責構建並測試使用VHDL的完整加法器，以用於將來的作業。它幾天前完美工作，但我今天嘗試再次模擬（在不同的計算機上），現在我的所有輸入和輸出都未定義。我正在使用Modelsim SE-64 10.1c。 全加 library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity FullAdder is
port (A, B, Cin
我工作的一所學校的項目，並具有以下觸發器實體： -- define the width-bit flip flop entity
entity flopr is
generic (width: integer);
port (clk, reset: in STD_LOGIC;
d: in STD_LOGIC_VECTOR(width-1 downto 0);