modelsim

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    VHDL：使用WHEN - ELSE語句與變量

    問題 我正在寫一個函數轉換爲測試臺的一些值的包。我想檢查輸出是否超過最大值，如果是，我想將其設置爲最大值。我累了以下內容： -- vec_in: 0...1023, returns -14...23.5 dB function conv_dac602_scale ( vec_in : std_logic_vector) return real is varia
    vhdl modelsim 2014-03-13

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    使用VHDL 2008年通用型功能來創建動態僞類型

    我試圖創建一個可以容納不同類型的數據的記錄，會在使用VDHL 2008年的通用輸入功能的一些方式可能嗎？我沒有試圖綜合這些代碼。 我的測試設置是這樣的： library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; use ieee.math_real.all; entity dynrec is end en
    vhdl modelsim 2014-03-27

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    如何在ModelSim Altera Starter中創建波形表

    我正在將Altera ModelSim 10.1d用於類的verilog項目。我無法弄清楚如何正確運行模擬。我有一個非常簡單的verilog文件（只是一個2對1多路複用器），我想嘗試4種不同的輸入組合。 據我已經做了以下在Altera網站上的指南： 1）被點擊Simulate->開始模擬所選擇的MUX文件 2）被點擊添加浪潮中的「辛」窗格 3）然後點擊運行。 我得到的只是一些扁線。我如何修改輸入的
    modelsim altera 2014-03-29

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    Verilog中不能包含定義文件

    我正在使用ModelSim來模擬Verilog。我創建了一個define.v文件，並希望在其他多個verilog模塊中包含此define.v。 define.v的 部分如下： // defines `define RSIZE 4 `define ISIZE 16 `define DSIZE 16 `define ASIZE 16 `define NREG 4 `define ADD
    cpu verilog modelsim 2014-04-01

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    VHDL - 從0-9暫停1秒鐘顯示數字

    我必須用VHDL編寫程序，在屏幕上顯示0-9的數字，暫停1秒（基本上時鐘0-9），此外，必須檢查ModelSim，這對我來說更加困難。我知道我不應該要求這樣的幫助，但我只需要它到我的大學。 我是vhdl的初學者，我從來沒有學過它，所以任何線索/解決方案都會很好。 我知道我必須使用某事像這樣： LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee
    vhdl modelsim 2014-02-10

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    試圖在Verilog中創建一個循環仲裁者

    所以我試圖讓我的RR仲裁者使用測試臺輸出正確的值，但是當狀態正確轉換時，輸出始終設置爲默認值16'h0000。任何想法爲什麼這個值不會改變？ 這裏是我的設計： module RRArbiter(input [15:0]NodeRequests, //input clock, output reg [15:0]ArbiterOut );
    verilog xilinx modelsim synthesis rtl 2014-04-04

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    將modelsim信號檢索到tcl

    如何將此形式的Modelsim信號值以x y的形式檢索到tcl中，以便我可以單獨處理x和y？ 目前我有在TCL這一行跟蹤的信號值 當{/ currentstate/comp_occupy} {集排版[EXA {/ currentstate/comp_occupy}]} 這信號是Modelsim中的二維數組，在小部件中顯示爲x y。 該片段應跟蹤變量 trace variable comp w gr
    arrays list tcl modelsim 2014-04-05

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    在另一個組件內調用組件「端口映射」（非法聲明）VHDL

    我在我的程序中遇到了一個令人困惑的問題。我需要在我的程序中端口映射（調用）一個組件。此外，在組件內部，我需要做另一個端口映射（調用），這在VHDL中是非法的。你有這個問題的替代解決方案嗎？這是我的意思的一個例子。 這裏我啓動程序： library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity bina
    vhdl fpga hdl modelsim altera 2014-02-19

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    行爲到結構轉換問題VHDL

    我爲行爲類型的拉賓米勒算法設計了一個素性測試。我使用函數來創建我的模塊。不幸的是，當我試圖通過我的Altera套件通過Quartus進行綜合時，我意識到這個功能並不合成。在這裏，我將編寫我的整個程序，我真的需要你幫忙給我至少一些提示，將它改爲結構，因爲它是我的高級設計項目。這裏是我的程序： library ieee; use ieee.std_logic_1164.all; use ieee.
    vhdl hdl modelsim altera 2014-02-26

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    VHDL配置可以使用它自己的泛型嗎？

    我想要做什麼： 我想通過當前日期和時間的VHDL測試平臺，所以我可以創造更好的報告文件名。 問題： 正從我的模擬TCL腳本調用頂層VHDL文件是一個配置，我不知道如何通過genericto它。在TCL腳本的interesing部分如下： set reportfilename "report_$testcase_id" append reportfilename [clock format [cl
    tcl vhdl modelsim 2014-03-05
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