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    使用Python和模擬器測試VHDL/FPGA

    測試VHDL代碼邏輯的標準方法是用VHDL編寫測試平臺並使用模擬器，如ModelSim;其中，我做了很多次。 我聽說不用VHDL寫測試臺，工程師現在用Python來測試VHDL代碼。 問題： 這是如何完成的？ 這是通過在Python中編寫測試平臺然後編譯這個Python文件或鏈接到Modelsim來完成的嗎？ 這是使用像myHDL這樣的模塊在Python中完成的，然後將您的VHDL文件鏈接/導入到
    python testing vhdl fpga modelsim 2016-03-02

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    VHDL模擬結果的差異性

    我想模擬我的VHDL代碼。當q（0到0）和q1（0到0）有一些值時，似乎有差異，但是當我將它們分配給新向量時，它們具有不正確的值（在同一個週期中）see ModelSim simulation here。由於我的下一個狀態邏輯取決於這兩個位，所以這是不正確的。 這裏，r和t被分配給q（0 downto 0）和q1（0降到0），如代碼所示。在這個例子中，當q [0]是1時，r應該取值1。但它出來是0
    vhdl simulation modelsim 2016-01-18

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    Modelsim在一個gen實例上中斷

    我有一個在gen塊內複製的模塊。爲了調試複製模塊，我在其中一個語句上插入了一個斷點。然而，Modelsim對於gen塊中的所有實例都使用相同的語句。我如何才能讓modelim只爲一個gen塊打破一次，而不是所有的打算？ 具體來說，我從模擬窗口中選擇一個特定的生成實例來放置我的斷點，但模擬器仍然在所有生成實例中斷開。 我在CentOS 6.7
    debugging verilog modelsim 2016-03-15

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    從模擬的Quartus的ModelSim發射的不能正常工作

    這是測試臺 `timescale 1 ps/ 1 ps module sum_fix_vlg_tst(); reg select; reg [7:-8] valor_a; reg [7:-8] valor_b; // wires wire [8:-8] result_fx; sum_fix i1 ( .result_fx(result_fx), .
    verilog modelsim quartus test-bench 2016-02-08

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    Verilog - 端口大小與連接大小不匹配

    使用ModelSim PE Student Edition 10.4a。爲1-4多路分配器編寫了一個模塊。爲該模塊寫了一個測試臺。編譯好。當試圖模擬，我得到以下錯誤： ＃**警告：（VSIM-3015）d：/ModelSim/examples/Lab3_3.v（42）：PCDPC] - 端口尺寸（1）與端口'in'的連接大小（4）不匹配。端口定義位於：D：/ModelSim/examples/La
    port verilog modelsim 2016-03-03

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    爲什麼我不能在保護類型的同一個包中聲明一個共享變量？

    我有一個模擬助手保護類型，它是在包中聲明的。該類型的實例在相同的包中定義。代碼由GHDL提供，但不由ModelSim提供。 它是否符合標準？ 和 如何寫一個解決方法？ **錯誤（抑制性）：d：\ ... \ simulation.v08.vhdl（143）：（VCOM-1257）共享變量 「globalSimStatus」 受保護類型 「T_SIM」 不能被之前聲明受保護的類型主體。 我的（降低的
    vhdl modelsim 2016-01-20

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    T FlipFlop Verilog

    我一直在桌上打了幾個小時，因爲這應該很簡單。即使在課堂筆記直接發佈後，我也無法從D觸發器獲得T-Flipflop，以便在Modelsim中工作。這一定很簡單，我只是俯瞰。 module D_FF (q, Clk, reset_n,d); output q; input Clk, reset_n, d; reg q; always @(posedge
    verilog modelsim 2016-02-02

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    的ModelSim不編譯重載函數和未定義的範圍類型

    我跑的ModelSim 10.3d，我有這樣的代碼包中的： package core_params_types is type array_1d_logic is array (natural range <>) of std_logic; type array_1d_logic_vector is array (natural range <>) of std_logic_vecto
    vhdl function-overloading modelsim altera quartus 2016-02-04

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    問題與SystemVerilog for循環具有非阻塞分配？

    當我在研究基於SystemVerilog的FPGA設計時，遇到了一種情況，我必須計算時鐘邊緣上4個元素數組的總和。我能夠用非阻塞賦值語句使用for循環來做到這一點。 設計在Quartus 15.0上成功合成，但是當我試圖在Modelsim Altera上使用相同的RTL運行模擬時，結果出乎意料。我寫了一個示例代碼來說明這一點。 module schedule; logic [7:0] abc
    verilog fpga system-verilog modelsim rtl 2016-02-19

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    Modelsim的超出範圍的錯誤

    我正在此錯誤在的ModelSim 10.1c： 致命：（VSIM-3421）值3079超出範圍0到3078 在過程wr_addr致命錯誤在C：/ videoalgo/run_chkin/VEU /中位數/中位數/板/ SIM /../../../ window_gen/RTL/fifo.vhd線159 我有以下類型和信號定義。正如你看到的，聲明的指數範圍只有1029下降到0： type memor
    vhdl simulation modelsim 2016-03-02
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