modelsim

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    TCl腳本錯誤的解決方案是什麼？

    我最近從altera.com下載Modelsim 10.1，並收到「TCL腳本錯誤」消息。我無法啓動新的Verilog項目。 以下是錯誤 Trace back: can't read "Project(SaveCompileReport)": no such element in array while executing "if { $Project(SaveCompileRep
    tcl verilog modelsim altera 2014-11-04

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    確定設計元素是否存在於使用腳本的庫中

    我想確定設計元素是否存在（已編譯）在使用Tcl的ModelSim（我正在使用10.3c PE）的給定庫中，但我可以似乎找不到合適的功能。事情是這樣的理論代碼： if {[design_object exists $lib.$entity]} { ... 雖然不是很理想，我可以檢查具有一定的自定義庫： if {[file exists $lib_path]} { ...
    tcl modelsim 2014-09-18

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    的ModelSim註冊是非法的錯誤

    ，所以我得到的錯誤 **錯誤：C：/Modeltech_pe_edu_10.3c/examples/HW6/alu.v（53）：註冊正處於不斷左側非法賦值 for assign語句[assign result = 32'd0;]任何想法爲什麼？我已經嘗試過在代碼周圍移動該語句的集羣，它的唯一工作方式是如果我完全刪除代碼的一部分。 問題是我需要那個來運行我的測試臺。關於這個錯誤意味着什麼以及如何解決
    compiler-errors verilog modelsim 2014-11-08

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    如何在數據流verilog中也沒有兩個向量？

    我正在使用ModelSim並實現一個ALU。這是分配部分： assign {cout,dst} = (op_i == add) ? scr0+scr1+cin: (op_i == sub) ? scr1-scr0: (op_i == shift_l) ? {scr0[15:0],cin}: (op_i == shift_r) ? {scr0[0
    system-verilog modelsim 2014-09-26

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    接口端口必須通過一個實際的接口：系統verilog

    我有一個頂級文件，我有一個接口的實例。這是我在頂層文件中的代碼 LC3_io top_io; // LC3_io is the interface which is defined seperately in my interfaces file. LC3_test test(top_io); // Passing the interface to my testbench 測試是我LC3
    verilog system-verilog modelsim rtl 2014-11-22

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    FPGA spartan 3 - X mod 3在無時鐘的組合過程中

    我正在研究一個項目，其中一部分圍繞在組合過程中尋找X mod 3和FPGA spartan 3（Xilinx）， 。實際上在這個項目中有一些其他的模塊，它們在這個ALU模塊之前是順序的。 但在ALU模塊內部，不允許使用順序過程。 所以我試圖從here使用一種方法： 這是一個簡單的方法來做手工。由於1 = 22模3，因此對於每個正整數我們得到1 = 22n模3。此外，2 = 22n + 1 mod
    vhdl fpga modelsim xilinx-ise 2014-10-05

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    沒有可行的中綴運算符條目「=」[VHDL]

    我一直在寫一個交通燈控制器的狀態機。 -- Ampelsteuerung mit Zähler und FSM Componente library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.numeric_std.all; entity AMPLSTRG is
    vhdl modelsim 2014-11-24

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    UVM_INFO返回十六進制值

    我正在使用下面的命令打印Questasim中事務類的內容。 `uvm_info("VALUES", tx.sprint(), UVM_LOW); 我的交易的內容是A，B，ANS。所有都是位。 但問題是它打印爲HEX而不是DECIMAL。 是表示喜歡 ans integral 8 'h1c 如何顯示它作爲 ans integral 8 'd28
    system-verilog modelsim uvm 2014-10-07

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    （？TCL）腳本從外殼

    與測試平臺運行的ModelSim作爲參數，我想打一個腳本，它可以從像shell執行： ./myscript -test1或tclsh的myscript.tcl -test1 我希望它打開ModelSim，編譯單元，加載所需的測試臺，運行仿真。測試的名稱將是一個參數。我已經制作了包含modelsim命令的宏文件（.do），以編譯&來模擬所需的單位（+將信號添加到波形）。我在問，因爲腳本編寫不是我的專
    shell tcl modelsim 2014-10-08

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    有沒有一種方法可以斷言設計中的所有信號在復位期間在上升時鐘初始化？

    僅僅從測試儀流程（無需更改設計）就可以快速確定所有設計信號在復位期間是否已初始化？ 設計使用同步低電平有效復位。 在復位的上升沿，我想斷言設計中的每個信號都不是'U'而不必調出每個信號或架構。 使用VHDL 2008，Modelsim 10.1c和HDL Designer。
    tags vhdl assert modelsim 2014-10-17
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