xilinx-ise

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    VHDL乘法器，其輸出具有相同的輸入端

    我使用VHDL來描述一個32位乘法器，在Xilinx FPGA上實現一個系統，我在網上發現，經驗法則是，如果你具有N比特大小的輸入，輸出必須是（2 * N）比特的大小。我將它用於反饋系統，是否可以有一個乘數與輸入相同大小的輸出？ 我發誓，一旦我找到一個fpga應用程序，哪個vhdl代碼具有與相同大小的信號連接的加法器和乘法器模塊。編寫代碼的人告訴我，你只需要將產品的結果放在一個64位的信號上，然後
    vhdl fpga xilinx-ise 2017-04-23

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    在異步FIFO中寫入延遲後讀取？

    我正試圖將模塊與由Xilinx CORE Generator生成的異步FIFO進行接口。但是，我觀察到AFIFO輸入端口提供的數據（雖然正確）在6-7個時鐘週期的延遲之後開始出現在dout上。這是預期的嗎？或者我做錯了什麼？我所做的是斷言AFIFO的write_enable引腳，提供輸入數據，然後在下一個週期斷言read_enable引腳。但仍存在延遲問題。任何幫助表示讚賞。 編輯：我附上我的代碼
    verilog fpga fifo xilinx-ise 2017-08-07

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    VHDL警告XST：1293 FF /鎖存器具有0

    沒有在互聯網上回答的恆定值我工作，因爲我在VHDL初學者。 我正在與按鈕和LED VHDL密碼界面。 我的程序按預期正確模擬。 基本上，我想的LED進入錯誤密碼時，眨眼，但輸入正確的密碼時，連續發光。你可以看到，這在仿真中起作用。 SIMULATION IMAGE （在模擬第一輸入錯誤口令，然後正確的密碼） 雖然合成，以下主要發生報警： Optimizing unit <safehouse> ..
    warnings vhdl xilinx synthesis xilinx-ise 2017-08-11

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    如何使用xpower獲得功耗估計

    我一直致力於使用Verilog的類項目。我必須創建一個電路，然後計算電路使用的功率。我一直在嘗試使用Xpower Analyzer來執行此操作。我按照說明創建vcd文件，使用Xilinx ISE 14.7編譯和合成代碼。一切都很順利，直到結果顯示出來。我從時鐘收到了0個功耗。我試圖限制時鐘，它只給我一個從0到0.009的動態功率增量，但不是時鐘運氣。另外，我在我的個人計算機和我的大學計算機實驗室嘗
    verilog fpga xilinx-ise synopsys-vcs 2017-05-04

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    如何使用16位LFSR創建僞隨機序列

    我試圖生成16位隨機序列。 問題是輸出處於未定義狀態。我覺得這是由於這些異或聲明中的並行處理。所以我拖延了，但它仍然不起作用。 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity random_data_genera
    vhdl xilinx-ise 2017-06-28

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    如何使用默認的模塊，如M2_1 MUX或FD觸發器賽靈思的Verilog？

    我能夠在賽靈思示意像M2_1 MUX使用這些默認模塊，FD觸發器等 在verilo克我可以能夠使用僅基本柵極像和，或，不是，xor等 但是我可以在verilog中使用這些內置的多路複用器（M2_1）或Flipflop（FD）嗎？，因爲如果我使用行爲的代碼，有可能是在大綱或Xilinx公司的某些情況下合成差。另外我想使用系統級設計。 請幫我解決這個問題。 我是否需要包含任何圖書館才能訪問此內置門（內
    verilog system-verilog xilinx xilinx-ise 2017-07-03

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    VHDL編碼：10位十進制轉換爲BCD有可能嗎？

    好日子， 我最近的任務是將10位十進制（因爲10位的最大十進制數爲1023）轉換爲16位BCD。當輸入十進制數大於或等於1024時，錯誤波形將變高。整個模塊當然連接到一個時鐘。我不知道我怎麼能在VHDL實現這個編碼，但我有一些建議一些想法，我怎樣才能使它發揮作用： 首先，我可以實現使用兩個模塊，其中第一輸出塊將用相同的時鐘連接到第二個塊。所述第一模塊的輸出爲輸入，其中誤差等於1的二進制當十進制輸入
    decimal vhdl xilinx-ise bcd 2017-08-23

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    如何在virtex 6中實例化一個dsp slice？

    我正在研究vhdl代碼（virtex 6）。我需要做一些乘法和累加操作。我如何使用DSP切片（在實例化和推理中）。有什麼可以幫助我的例子嗎？
    vhdl xilinx-ise 2017-07-04

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    爲Xilinx ISE 14.7創建自定義電路板？

    這是一個普遍問題，但創建自定義pcore的最流行/常用/最簡單的方法是什麼？ 我見過一些例子，他們主要是在Matlab上完成的，因爲我沒有任何Matlab的地方，我有點迷路了。沒有它，必須有一個正確的方法！ 謝謝！
    xilinx xilinx-ise xilinx-edk 2017-04-12

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    從電腦讀取FPGA的Block RAM

    我正在使用Xilinx ISE 14.7合成器。我可以用.coe文件初始化我的BRAM並訪問它。此外，我可以使用data2mem工具更新新的.mem文件並更新我的位文件。在這裏，我將它配置爲ROM。 我的問題是，我不知道如何將BRAM內容存儲到文件中。我正在使用核心生成器的單端口塊內存。我將它配置爲RAM。我想寫入數據並稍後訪問它。我沒有找到任何相關的帖子說明這一點。可能是它唯一沒有找到將內容保存
    fpga xilinx xilinx-ise 2017-04-12
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