system-verilog

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    爲fpga實現優化管道吞吐量的最佳實踐是什麼？

    例如，如何充分利用retiming和/或c-slow來充分利用給定的管道。 隨着重定時，一些模塊通過將移位寄存器上的輸入得到更好的結果（前向寄存器平衡），而其他模塊與輸出（向後寄存器平衡）移位寄存器做得更好。 現在我使用下面的方法： 代碼HDL（以Verilog） 創建時序約束爲 特定模塊 合成，地圖，放置&路線（使用 ISE 13.1 ） 看帖子的地方&路由計時 爲模塊改進，並在 的最大數量o
    vhdl verilog fpga hdl system-verilog 2011-04-28

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    是否可以將System Verilog函數編譯爲C或C++？

    我在用C++編寫的高級模擬器上編寫了一些用System Verilog編寫的硬件。系統Verilog代碼包含許多隻包含邏輯的函數（即沒有耗時，沒有觸發器）。我想在我的C++模擬器中重用這段代碼。 是否有任何方式通過的方式重用用C這些功能++（或C，這是很容易鏈接到C++）： 編譯之前轉換系統的Verilog到C/C++？ 將系統Verilog編譯爲可由C/C++調用的函數？ 還有其他方法嗎？
    c++ c code-reuse verilog system-verilog 2011-05-11

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    使用系統verilog中的運行時值選擇位向量範圍

    假設我有一個向量value[6:0]和一個輸入向量input[3:0]。問題是我想了許多在值向量位的設定爲1點的基礎上輸入的值，例如： input = 0011（3中分解）然後value = 000111（組3位以1） input = 0101（5中分解）然後value = 011111（設置5位到1） 由於我們可以做到這一點，只有當值不變，但在這裏它是運行時改變。任何想法解決這個問題？
    logic verilog digital system-verilog 2011-10-08

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    爲什麼系統Verilog $顯示不能在我期望的時候執行？

    在我的替補方案，我有這樣的事情（簡體）： // bench.sv program tb (input clk, ...); initial begin ... repeat (100) begin main_module_interface.write_index <= bench.write_index; // drive addition
    verilog system-verilog 2011-10-11

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    @（posedge Clk）之間的區別; a <= 1'b1;和@（posedge Clk）a <= 1'b1;

    有 @(posedge Clk); a<= 1'b1; 和 @(posedge Clk) a<= 1'b1; 注Clk時分號後有什麼區別。當我瀏覽測試平臺時，我遇到了類似的代碼行。我做了一些簡單的實驗，在模擬過程中我找不到任何差異。由於分號的存在/不存在，這些行後面的代碼的執行順序是否會以任何方式改變？
    verilog system-verilog 2012-01-18

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    以Verilog

    隨機數數組我想的輸入的所有可能的組合進行測試，以一個Verilog的模塊。我已經能夠通過構建一個嵌套for循環的數組來生成這些輸入。但是我想按隨機順序瀏覽數組。如何做到這一點，或者是否有辦法生成一個已經隨機排列的所有可能輸入數組？
    arrays random verilog system-verilog 2011-05-17

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    使用命名管道創建讀/寫環境

    我正在使用RedHat EL 4.我使用Bash 3.00.15。 我在寫SystemVerilog，我想模擬stdin和stdout。我只能使用文件，因爲環境中不支持標準stdin和stdout。我想用命名管道來模擬stdin和stdout。 我明白如何使用mkpipe創建to_sv和from_sv文件，以及如何打開它們並在SystemVerilog中使用它們。 通過使用「cat> to_sv」
    bash redirect system-verilog 2011-07-07

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    使用always_comb構造的Systemverilog問題

    我有這個Systemverilog代碼的問題。 我是這個語言的新手，非常不方便 找到有關此語言的文件。 這裏是代碼： 模塊mult（被乘數，乘數，Product，clk，clear，Startm，endm）; input [31:0] multiplicand; input [31:0] multiplier ; input clk; input clear; input Startm;
    verilog system-verilog 2011-05-19

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    我們可以在always塊內生成嗎？

    我想有某事像這樣： generate for(i=0 ; i<16 ; i=i+1) begin: always @(posedge clk) begin L[i+1] <= #1 R[i]; R[i+1] <= #1 L[i]^out[i]; end end endgenerate 我將不勝感激，如果任何一個可能會幫助我。
    verilog system-verilog 2011-12-18

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    在Verilog中這個語法是什麼？

    module exmaple(input a, b, input in[2:0], output d, e, output out[5:0]) 我是Verilog的新手，想知道input in[2:0]的含義是什麼？
    verilog system-verilog 2011-12-19
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