verilog

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    什麼是simv可執行文件的可能選項，它們的含義是什麼？

    可執行文件simv有什麼可能的參數/選項？ 指示我可以從網上下載的參考文檔將大有幫助。
    version-control verilog 2016-09-30

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    網絡芯片verilog代碼

    我在ISE Project Navigator 2013中編寫並模擬了一個Verilog代碼。這是描述片上網絡路由器，緩衝區和鏈接的RTL模型。 哪個設備更適合合成和實現？ 如何使用ISE Project Navigator獲得靜態和動態功耗，數據包傳輸延遲，面積和其他指示網絡性能的因素？
    networking verilog synthesis system-on-chip 2016-10-01

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    錯誤（10219）：Mux.v（19）中的Verilog HDL連續分配錯誤：分配左側的對象「muxout」必須具有網絡類型

    我想使用計數器和MUX生成分頻器。 我做的項目3個模塊 // 4位計數器 module Counter (input clk, input reset, output reg[3:0] out); [email protected](posedge clk or posedge reset) begin if(reset) out = 4'b0000;
    verilog quartus 2016-10-02

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    Verilog代碼移位和添加乘數

    美好的一天傢伙，我創建了一個移位 - 並且 - 添加乘數。我很困惑，爲什麼我的輸出是錯誤的，總是在85.是否與測試平臺有關？它的工作方式。 new1.v `define M ACC[0] module mult4X4 (Clk, St, Mplier, Mcand, Done, Result); input Clk,St; input [3:0] Mplier, Mcand; outpu
    verilog iverilog 2016-10-02

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    如何在verilog中創建1個週期自上升信號？

    我對verilog並不熟悉，但是我想要製作下面的PKTEND信號。正如你所看到的那樣，當FLAGA下跌時，這個信號會從跌落中回升。 我想提出這樣PKTEND信號。 你會讓我知道如何在verilog中產生這個信號嗎？ module test(); input flagA; input flagB; output pktend; input clk; input reset_n; al
    verilog 2016-10-03

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    在Verilog中製作一個完整的加法器

    我想在Verilog中製作一個加法器，到目前爲止我還沒有設法做到這一點，我想知道是否有人可以提供幫助。 這裏是我的代碼： module fulladder.v( input a, input b, input c, output sum, output carry ); wire (w1, w2, w3, w4); xor(sum, a, w2); xor(w2, b, c);
    verilog 2016-10-03

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    CLOCK，RESET和ENABLE信號統稱爲什麼？

    我想在CLOCK，RESET和ENABLE信號之前添加註釋。 這些信號是否有很好的總稱？ ( // ??? input CLOCK, input RESET, input ENABLE, // Interconnect output [15:0] ADDR, ... );
    verilog 2016-10-04

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    插入符號（^）是什麼意思？

    在Verilog HDL語言中插入符號（^）是什麼意思？在輸入爲a和b並輸出c的Verilog公式中，c = a^b是什麼意思？
    verilog 2016-10-05

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    用於ALU的Verilog HDL行爲編碼調用模塊

    這是我第一次使用verilog hdl進行編程，並且無法弄清楚我的代碼出了什麼問題。我需要在行爲代碼中設計一個簡單的ALU。 到目前爲止，我已經創建了一個減法器和加法器模塊（我需要添加更多的模塊，但是我希望在添加其他模塊之前讓這些模塊在ALU模塊中工作）。 我有單獨的.V文件以下模塊在同一個項目（很肯定這是一種行爲？）： module adder3bit(sum, co, a, b); para
    overflow verilog hdl alu 2016-10-06

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    Verilog測試臺將意外輸出寫入文件

    我正在爲LFSR編寫測試臺，並且希望將輸出的值寫入txt文件，以便稍後可以將它用於某些腳本。在我的波形中，結果的十六進制值是正確的，但輸出文件只包含1，而不是實際值。我一直無法確定爲什麼（剛開始使用verilog）。這裏是測試臺： module lfsr13_tb(); reg clk, rst_n, en; reg[12:0] seed; wire[12:0] pseudo_random
    file-io verilog 2016-10-06
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