verilog

    0熱度

    1回答

    8位加法器不能正常工作

    我正在寫一個Verilog代碼來構造一個使用8位全加器的8位加法器。該8位加法器應該爲每個8位總線添加2個輸入輸入。下面是單獨的全加器的代碼： module FullAdder( input a_, input b_, input cin_, output sout_, output cout_ ); wire temp1, temp2, temp3; assign sout_ =
    verilog hdl 2016-11-06

    0熱度

    1回答

    使用verilog不遞增的4位反斜槓

    Sir， 我已經使用verilog完成了一個4位加計數器。但在仿真過程中不會增加。分頻器電路用於爲計數器提供必需的時鐘。請幫助我解決這個問題。下面 module my_upcount( input clk, input clr, output [3:0] y ); reg [26:0] temp1; wire clk_1; always @(pose
    verilog counter 2016-11-07

    0熱度

    2回答

    Verilog中籤名的數字表示形式

    簽名數字表示有哪些方法？ 您如何知道應用程序使用哪個有符號的數字表示？ 例如 IEEE 754允許您表示1.3444E-15和1.3444E + 15 ...意味着非常大的數字&只是基於1的帶符號表示形式的指數。 IEEE 754指數field uses biased exponent representation請參閱第7頁。類似地，存在其他方法。
    numbers verilog digital-logic 2016-11-07

    4熱度

    1回答

    有沒有一個簡單的例子來說明如何從Chisel3模塊生成verilog？

    我正在尋找一個簡單的howto轉換Verilog中的簡單Chisel3模塊。 我把鑿子的官方網頁上給出的GCD源代碼。 import chisel3._ class GCD extends Module { val io = IO(new Bundle { val a = Input(UInt.width(32)) val b = Input(UInt.w
    scala sbt verilog chisel 2016-11-07

    -1熱度

    2回答

    如何計算組合電路的傳播延遲？

    我已經使用了這個問題，但我似乎無法找到正確的答案。它有一個特定的等式嗎？還是我通過查看電路中最長的路徑來計算延遲？
    verilog 2016-11-07

    1熱度

    2回答

    `define macros的範圍

    這個問題是關於系統verilog宏的。 我有一個頂級模塊，子模塊和一個子子模塊。子模塊在頂層模塊中實例化的子模塊中實例化。 如果我定義子模塊中的宏`define abc，將裏面`ifndef abc編寫的代碼頂部模塊/子子模塊
    verilog system-verilog hdl system-verilog-assertions 2016-11-08

    0熱度

    1回答

    的Verilog，模塊實例化與來自不同模塊

    模塊的層次輸入其中uart_receiver.v = ModuleA，RSD.v = ModuleB，uart_transmitter.V = ModuleC 假設我要實例化ModuleA與從輸入不同的模塊，B和輸入的名稱是：WR_EN從moduleB和RD_EN，DT從moduleC module A( input wr_EN, input rd_EN, input
    module verilog instantiation xilinx-ise 2016-11-08

    0熱度

    1回答

    總是使用for循環塊

    我正在寫一個Verilog代碼來計算十進制數中的位數。在下面的代碼中，我已經初始化c的值等於a。 我能夠正確地獲得模擬結果，但無法同步，錯誤歸因於'c = a'。我怎樣才能擺脫錯誤？有沒有其他的邏輯來計算數字的數量？ Error: [Synth 8-3380] loop condition does not converge after 2000 iterations 代碼： - module
    verilog fpga vivado 2016-11-09

    0熱度

    1回答

    未申報端口的Verilog錯誤

    我試圖做固定點師在Verilog和我遇到與不宣口兩個錯誤（R2和C2）。我不知道爲什麼會發生這種情況，因爲在C和Q它的作品。你能幫我嗎？謝謝。 module tema1(a,b,q,c,r); input[7:0] a; input[7:0] b; output[15:0] q; reg[15:0] q; output[7:0] r2;
    verilog 2016-11-10

    -1熱度

    1回答

    咖啡自動售貨機仿真與試驗檯問題的Verilog

    我已經寫了Verilog代碼爲簡單的咖啡自動販賣機與輸入 爲25ps，50ps的，75ps和1 爲 「00」， 「01」， 「10」 和 「11」 分別。咖啡的成本是1瑞士法郎。如果插入超過1秒，餘額將被退回。這種平衡將是 01，10，11 作爲 25PS，50ps的，1RS 分別。我模擬這個沒有試驗檯。模擬需要雙時鐘脈衝輸出（當我把25 ps 8次或8個時鐘脈衝輸出時，預期的時鐘脈衝是4）。爲什
    verilog fsm test-bench 2016-11-10
最新問題