verilog

    -1熱度

    2回答

    分配報表將被合成爲什麼？

    我有興趣知道這些線將合成到什麼程度？我正在設計一個直接映射的緩存，並使用assign來分隔我的索引，偏移量和標記位。它會綜合到解複用器嗎？我沒有提到整個代碼，因爲我只是想知道在合成之後分配語句將如何顯示。在8085編程，我讀過的術語爲「地址解複用」，所以這是令人困惑的。 module cache ( input bit clk, input bit rst,
    verilog system-verilog synthesis 2016-10-21

    -1熱度

    1回答

    Net'VectorY [0]'或直接連接的網絡由多個源驅動，並且至少有一個源是恆定網絡。 （ELAB-368）

    我在VCS合成器中出現這個錯誤。我嘗試了一切，但對我來說沒有意義。它表示VectorY [0]，VectorY [1]，VectorY [2]，VectorY [3]或直接連接的網絡由多個源驅動，並且至少有一個源是恆定網絡。 （ELAB-368） module control (clk, start, S1S2mux, newDist, CompStart, PEready, VectorX, V
    verilog system-verilog synopsys-vcs 2016-10-21

    -2熱度

    1回答

    爲什麼下面的程序顯示錯誤Q和D沒有聲明？

    我爲FIR濾波器編寫了這個程序，並使用D觸發器來延遲。我需要實現具有脈衝響應的濾波器h（n）= {1，-1} 儘管做了各種努力，但它顯示了相同的錯誤，即D和Q未被正確定義/聲明。還有一個錯誤說Q已被非法重新聲明，因此我在第二個模塊中刪除了定義Q輸出寄存器的那一行。請指出錯誤並告訴我如何解決它。 module firfilter(dout, din, clock); input din, cloc
    filter verilog 2016-10-26

    0熱度

    1回答

    SystemVerilog生成塊項目中的變量索引

    我編寫了帶有多個SPI接口的SPI從站BFM模塊。我使用Active-HDL 9.1。我在我的SystemVerilog代碼中生成了幾個塊（spi奴隸）。我還編寫了在這些塊中讀取和重置數據的函數。這是我的代碼的一部分： module bfm_spi(itf_spi); parameter C_NUM = 1; parameter C_DATA_WIDTH = 32;
    verilog system-verilog 2016-10-26

    -1熱度

    1回答

    Verilog中的端口大小錯誤：[PCDPC] - 端口大小不匹配端口的連接大小（1）

    這些是我對單週期處理器的不同部分的代碼，但我在實例化中收到以下警告。請幫我找到這個錯誤，因爲這種錯誤經常發生 module reg_file(reg_addr_1,reg_addr_2,write_en,RD1,RD2,write_data,reg_addr_1,reg_addr_2,clk,wr_addr); input clk; input[3:0] reg_addr_1,reg_addr
    verilog 2016-10-27

    0熱度

    1回答

    具有靈活設定點的CPLD呼吸LED

    這是我的第一篇文章，也是我第一次嘗試使用PLD。 我已經寫了一些代碼來製作7個設定點的呼吸LED。該代碼根據第一個設定點產生一個PWM輸出。然後慢慢地增加/減少pwm到下一個設定點（總共7個）。 該代碼可行，但我認爲可以做得更好，因爲我需要將這16個實例放入萊迪思4256 CPLD（我的代碼無法實現）。 我很想學習一個專業的Verilog程序員如何解決這個問題。 非常感謝您的支持。 PWM Gen
    verilog fpga pwm 2016-10-27

    0熱度

    1回答

    使用一組參數來生成模塊

    我有一個module它存儲了一個不同字符的位圖，我打算用它來在矩陣上顯示文本。目前，位圖被填充了一個內存初始化文件，並且該文件作爲parameter傳入（我已經在Quartus和ModelSim中證實了這一點）。 爲了實際爲所有字符提供查找表，我想製作一個單獨的module，它具有所有位圖的實例，並根據字符代碼選擇正確的一個。這些位圖實例化在generate塊中創建，它們從數組中獲取正確的文件名。
    verilog system-verilog 2016-10-27

    0熱度

    1回答

    分區算法

    我一直使用'/'運算符在verilog中執行divison。我能夠得到正確的模擬結果，但問題是我的代碼由於'/'運算符而無法合成。它顯示錯誤「第二操作數/應該是2的冪」。我應該如何在Verilog HDL中執行divison？
    verilog xilinx-ise 2016-10-28

    0熱度

    1回答

    Verilog中的奇偶校驗器

    我試圖編寫一個代碼來檢查Verilog中的奇偶校驗。 `timescale 1ns/1ps module ParityChecker( input [7:0] bitt, output reg ans ); integer count = 0; integer i = 0; initial begin count = 0; for(i=0; i<=7; i=
    verilog hdl 2016-11-01

    -1熱度

    2回答

    當我們想要在always塊中使用它們時，我們如何聲明導線（數字電路中的互連）？

    我想宣佈一個電線，我也想在一個always塊中使用它。這條線是一個bcd加法器的輸出，它作爲一個輸入到解碼器。我應該如何申報？ wire reg A，reg A，Output reg A，input reg A？
    verilog 2016-11-04
最新問題