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    定點除數

    我有一點問題。我想做一個用固定點來分兩個數字的程序。我的輸出看起來不錯，但是當我在 本地測試網站上測試程序時，我得到了一些奇怪的結果。有人可以幫助我嗎？謝謝。 module divider( input[7:0] a,b, output reg [15:0] q, output reg [7:0] r,frac ); reg[7:0] c
    verilog 2016-11-11

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    我可以用verilog（用間接參數調用一個函數）來寫這個嗎？

    假設在程序中，我寫這個功能，用於將2個值：以後 function [63:0] DIV_VAL; // Function for Multiplying two values 32 bits. input [63:0] a, b; always @ (a or b) DIV_VAL = a/b; endfunction 然後，在我想呼叫與輸入Znk1此功能的代碼BUT旋轉它們
    function verilog 2016-11-11

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    Quartus II狀態機，將數字分配給特定位

    在Quartus II狀態機中，我有一個8位輸入。在該狀態下對狀態轉換的一個欲檢查是低級例如7個輸入的4位或不 碼I加到過渡條件 input[3:0] == 7 但每次我想使VHDL在給我這個錯誤： HDL file generation was NOT successful, Error (154013): Component 01 contains an illegal name char
    verilog state-machines quartus 2016-11-11

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    意外的「結束」和Verilog的測試臺「endmodule」？

    我工作的一個Verilog的項目，我需要找到9的4位二進制數的補碼。我寫的，我認爲應該工作的模塊，但我有與測試平臺一個奇怪的錯誤： module test_nine(); reg [3:0] A; //inputs wire w,x,y,z; //outputs integer loop_counter; //for loop counter NinesComplement nc0
    verilog 2016-11-12

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    verilog，爲什麼這是非法的參考網

    我是新來的verilog，但我不明白爲什麼這是非法引用信號net（subcounter_of_counter）。我的意思是組合邏輯提前 謝謝:) wire [n-1:0] subcounter_of_counter; reg [n-1:0] mask,free; always @(*) begin //command or id or mask or free or subcounter_o
    verilog hdl digital digital-logic 2016-11-12

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    verilog乘法結果爲零？

    我試圖相乘兩個32位帶符號小數（1符號位，8位整數，23位分數） 第一個是 32'b0_00000001_00000000000000000000000 // 1.00 的第二一個是 32'b0_00000100_00000000000000000000000 // 4.00 當我這樣做這樣例如 輸出有符號[31：0] a; 指定a = 32'b0_00000001_000000000000000
    verilog 2016-11-13

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    Verilog中的非阻塞語句執行

    我是verilog的新手，任何人都可以請我解釋一下這些語句是如何執行的。 [email protected](posedge clock) begin A <= B^C; D <= E & F; G <= H | J; K <= G ? ~&{A,D} : ^{A,D} end 據我所知，右側是第一次執行。因此，首先計算A，D，G，K的值。在計算K值時，根據G的值，執行第一個或第二個
    verilog hdl rtl 2016-11-13

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    系統的Verilog總是在永遠

    如果這句法允許 always_comb begin case (aaa) 3'b000: always #(CLKREF_HALF_PERIOD + 5000ps) xclk=~xclk ;//000 at 80MHZ : 3'b001: always #(3750ps + CLKREF_HALF_PERIOD) xclk=~xclk;//001 at 100MHZ
    verilog system-verilog 2016-11-14

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    保持違規的最短路徑的時序分析

    任何人都可以請解釋如何考慮考慮mux時的時序分析。如果我們考慮時序，它通常在兩個觸發器之間，如圖所示，如果我們考慮複用器選擇引腳？ 就我的理解而言，它是一個選擇引腳，因此不能用作時序分析的路徑。如果我錯了，請糾正我。 There is a circuit with 4 flops and one more for select pin which is connected to output fl
    verilog synthesis rtl cadence 2016-11-14

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    Modelsim wave color vsim

    我正在寫一個modelsim .do文件來運行我的模擬。爲了更快的調試，我需要爲信號波使用不同的顏色。 我需要知道在我的自定義.do文件中使用哪個命令來獲取此顏色更改。 下面 是我的。做文件 的一小部分TIA 阿迪亞 restart -force -nowave vsim -t 1ns config wave -signalnamewidth 1 radix -hex add wave
    tcl verilog simulation modelsim 2016-11-15
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