我想問一下VHDL中的信號和變量,我知道它們之間的區別,但我希望看到模擬中的差異。VHDL中的信號和變量
我用的Quartus工具這個簡單的程序,看看它們之間的區別:
ENTITY test IS PORT (
a : IN bit;
y : OUT bit);
END test;
ARCHITECTURE beh OF test IS
SIGNAL x : BIT;
BEGIN
PROCESS (a)
BEGIN
x <= '1';
IF x = '1' THEN y <= '0' AFTER 8 ns;
ELSE y <= '1' AFTER 5 ns;
END IF;
END PROCESS;
END BEH;
的信號,這個變量:
entity test1 is port (
a : IN bit;
y : OUT bit);
end test1;
architecture beh of test1 is
begin
process (a)
variable x : bit;
begin
x := '1';
if x = '1' then y <= '0' after 8 ns;
else y <= '1' after 5 ns;
end if;
end process;
end beh;
了我創建的波形看到的區別第一個程序(y)value
應該設置爲1
在5ns
,但它不會改變..爲什麼?
預先感謝您。
你應該張貼您的測試平臺的代碼爲好,這樣我們就可以看出來你真的模擬什麼。 – damage
@損害:我想在仿真中看到信號和變量之間的差異。 –
是什麼讓「a」發生了變化? –