finite-state-machine

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    用Verilog FSM狀態變化

    我已經看到了按照用於在Verilog中的模塊狀態的變化： state <= 2'b10; state <= #1 IDLE; 爲什麼< =使用的並不僅僅是=？使用＃1的目的是什麼？這有什麼不同嗎？ 下面是FSM的一些Verilog代碼，顯示了正在使用的第一個Verilog代碼。如果它被替換爲第二個，它的工作原理是否相同？ module fsm(clk, rst, inp, outp);
    verilog state-machines fsm finite-state-machine 2011-04-16

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    如何命名和組織有限狀態機使用的方法？

    在下面的代碼，你會看到一個簡單的詞法分析器符合以下正則表達式： \d*(\.\d*)?([eE]([+-]\d+|\d+))? 如果我要利用這種設計更復雜的東西，所有的匿名委託的將是一場噩夢保持。我面臨的最大挑戰是如何命名在狀態機中充當選擇點的方法。在變量exponentPart中，傳遞給MatchOne的最後一個匿名委託將決定我們是否有有符號整數，整數或錯誤匹配。請發表任何想法，我如何組織這樣
    c# parsing naming-conventions organization finite-state-machine 2010-08-26

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    用於描述DFA或NFA的語法

    是否存在用於描述NFA或DFA的轉換表的標準語法？
    fsm automata finite-state-machine dfa nfa 2010-10-19

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    NFA與DFA的優點/缺點相反

    DFA和NFA的相對親和親分別是什麼？ 我知道，DFA的相比，是容易NFA的和NFA的是慢比DFA的的接受狀態到達，但還有沒有其他明確的，衆所周知的優點/缺點實現？
    finite-automata dfa finite-state-machine nfa 2011-05-11

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    馬爾可夫鏈是一個有限狀態機嗎？

    是一個有限狀態機只是一個馬爾可夫鏈的實現？兩者有什麼區別？
    math statistics finite-state-machine fsm markov-chains 2011-02-02

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    是否有一個簡單的.NET代碼生成器用於事件驅動的有限狀態機？

    是否有一個簡單的.NET代碼生成器用於事件驅動的有限狀態機？ 我厭倦了爲用戶界面對象手動執行此操作。我只需要枚舉定義，switch語句和每個函數調用。我不需要一個「圖書館」。 請參閱事件驅動的有限狀態機在http://en.wikipedia.org/wiki/Event_driven_finite_state_machine。 使用T4模板在C＃3.0中的狀態機在http://aabs.word
    .net finite-state-machine event-driven scxml 2010-09-13

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    用於將NFA轉換爲DFA的Java庫

    我正在尋找可將非確定性有限自動機轉換爲確定性有限自動機的Java庫。 有沒有？
    java dfa finite-state-machine nfa 2010-11-10

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    速度 - OO VS程序

    嘿， 我設計一個程序，從輸入接受一系列令牌和養活他們，我設計了一個有限狀態機。我設計了一個面向對象風格的測試有限狀態機，其中包含了機器本身和轉換等的結構，但我寫的應用程序是速度非常重要的應用程序。到目前爲止，使用機器，添加新的狀態等，已被證明是容易的，並不是很複雜。很容易理解和離開一個月，回到代碼不會很迷失方向。但是，我不確定當前的面向對象方法與速度的交換是什麼。對象的分配，數據的存儲等會帶走很多
    c++ oop performance procedural-programming finite-state-machine 2010-09-30

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    過渡到以前的狀態

    我正在設計一個狀態機，並有一個特定的狀態，我可以從兩個不同的狀態進入......我不知道如何返回到以前的狀態......或者我是如何建模的錯了？ 來說明： | state | trigger | nextstate --------------------------------- 1. | initial | evtX | A 2. | initial | evtY | B
    transitions states finite-state-machine 2011-04-19

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    簡單狀態機問題

    我有一個非常簡單的FSM，它應該驅動外部RAM的某些輸出信號。我遇到的問題是處理數據總線 ，它可以輸入以及輸出......我不太確定我如何在我的FSM中最好地處理 這種情況。該問題源於以下行： v.sram_data <= io_sram_data; 顯然，左手側是一個變量而右手側是一個信號。如何處理FSM中信號的「好」方式，就像我擁有的​​那樣？ entity sram_fsm is
    vhdl fpga finite-state-machine 2010-10-13
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