fsm

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    咖啡自動售貨機仿真與試驗檯問題的Verilog

    我已經寫了Verilog代碼爲簡單的咖啡自動販賣機與輸入 爲25ps，50ps的，75ps和1 爲 「00」， 「01」， 「10」 和 「11」 分別。咖啡的成本是1瑞士法郎。如果插入超過1秒，餘額將被退回。這種平衡將是 01，10，11 作爲 25PS，50ps的，1RS 分別。我模擬這個沒有試驗檯。模擬需要雙時鐘脈衝輸出（當我把25 ps 8次或8個時鐘脈衝輸出時，預期的時鐘脈衝是4）。爲什
    verilog fsm test-bench 2016-11-10

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    如何每X分鐘查詢一次數據庫

    我想通過akka和scala監控我們的訂單流程，並且想要構建一個actor系統。 來自網上商店的消息存儲在mongoDB中，並存儲在4個不同的集合中。 每個集合都需要一個自己的FSM，因爲這個訂單在每個集合中都有不同的狀態（例如collection1 = payment，collection2 = delivery，...） 我的問題是如何設置這個整個actor系統。 特別是我需要知道我如何處理m
    mongodb scala akka actor fsm 2016-11-15

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    使用LINQ從SCXML文件讀取

    我目前正在研究一個項目，我需要從XML文件中提取狀態和相關轉換。目前，我可以成功提取所有正確的信息，但嵌套的轉換不會鏈接到它們的狀態。奇怪的XML文件的道歉，它作爲一個例子很快作出。 這是我有一個用來提取從XML文件中的信息的代碼 using System; using System.Linq; using System.Xml.Linq; namespace LINQTesting {
    c# xml linq fsm 2016-11-15

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    Yosys FSM檢測狀態分配？

    我正在嘗試將Yosys用於我的項目，但我對FSM檢測感到困惑。 我看到這篇文章：FSM export using Yosys 我的問題是關於從Yosys Verilog的文件中檢測的狀態轉換。在上面的鏈接指向的帖子上，我沒有看到從狀態1轉換到狀態3的任何方式;然而，在生成的圖中有。這怎麼樣？提前致謝。
    verilog fsm yosys 2016-09-26

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    FT600與FPGA連接

    我與FT600 16位芯片的USB3.0通信接口。計算機將通過FT600與FPGA進行通信，反之亦然。我創建了一個FSM來聲明適當的信號並將數據寫入內存。 問題：我認爲問題出在FPGA代碼而不是硬件上，但看起來只有其他每個字節都能正確記錄到內存中。 我指的時序圖在第16頁：http://www.ftdichip.com/Support/Documents/DataSheets/ICs/DS_FT6
    usb verilog fpga fsm microblaze 2016-06-29

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    已達到迭代限制 - VHDL FSM中的簡單計數器

    我在簡單的FSM中遇到「迭代限制達到」錯誤。 這是一個更大的FSM的一部分，我必須爲班級作業做一些工作，並且將問題追蹤到這個特定的部分。 FSM將控制計數器，狀態IDLE等待輸入，ZERO將計數器設置爲零，並且INCREMENT狀態將計數器加1。 模擬時，錯誤發生在第一次輸入「inc」高並且時鐘上升。 如果我更改語句「temp：= temp + 1;」對於「temp：= anything」，錯誤停
    iteration vhdl limit counter fsm 2016-07-02

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    FSM在C/Arduino房間櫃檯的人和圖

    首先，請原諒，如果這不是正確的網站發佈這個問題，但我不知道在哪裏問這個問題。 我需要實現一個FSM來代表一個房間裏的人的櫃檯，有兩種可能性，人們可以進入房間或​​離開房間。一開始就保證空房間，一次只能有一個人通過門。 要知道一個人是否進入或離開，有兩個傳感器A和B，這取決於激活的順序，表示一個人是否正在進入或離開。 A表示一個人進入房間，B表示一個人退出房間。現在 ，我要實現這個上的Arduino
    c arduino finite-state-machine fsm 2016-10-10

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    摩爾機，Verilog的

    我想實現一個冕FSM，通過使用2總是塊，兩者使用相同的狀態，但是，從陣列的不同半部發現10個元件的陣列的最小和最大。如果我在兩個塊中都使用相同的狀態名，但具有不同的實現方式（它們中的每一個影響不同的寄存器），它是否工作？
    verilog fsm 2016-12-02

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    FSM實現去除抖動電路的Verilog（誤差在時間刻度）

    ，我需要解決的FPGA原型驗證通過Verilog實例的問題Pong 如果它的作者日期錯誤或我做某事錯 當我在模擬vivado我沒有發現任何變化 q_reg <= q_next; // ? q_next never initialised ??? // next-state logic // How he wants to set time tick ? assign q_nex
    verilog fpga fsm 2016-07-10

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    是否在'before'回調過程中引發異常安全？機器模型？

    我正在使用transitions FSM庫。想象一下，用下面的代碼具有應用FSM： from transitions import Machine import os class Application(object): states = ["idle", "data_loaded"] def __init__(self): self.data = Non
    python transitions fsm 2016-09-06
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