fsm

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    正則表達式範圍和組DFA實現爲表

    我目前正忙於從正則表達式（沒有捕獲組沒有回溯）到表驅動DFA轉換。我通過從Regex創建NFA然後將NFA轉換爲DFA來實現此目的。我目前通過用「（a | b | ... | y | z）」代替組來處理諸如「[a-z]」之類的組，並且其工作原理和生成的DFA表仍然合理。除了abc的轉義版本之外，「[^ abc]」將被替換爲「（\ u0000 | \ u0001 | ...）」，但這會導致巨大的表格
    regex dfa fsm nfa 2015-07-04

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    Verilog：errors.Invalid使用輸入信號<ck>作爲目標

    我弄不明白，這個errors.Invalid use of input signal <ck> as target錯誤是從哪裏來的？ module register #(parameter Width = 8) (output reg [Width-1:0] out, input [Width-1:0] in, input clear, load,
    verilog hardware system-verilog xilinx fsm 2015-08-25

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    VHDL中FSM的內部計數器

    最近我用有限狀態機寫了一個小問題，我最近用VHDL編寫了 。我試圖創建由頻率爲2Hz的時鐘觸發的「智能」計數器 。 該計數器是建立在FSM的一種狀態下，並通過按DE2板上的 按鈕啓動。 首先，整個系統處於空閒狀態，如果按下此按鈕，則狀態爲 變爲COUNTING並且計數器開始遞增，並且其當前的 值顯示在LED顯示屏上。在達到模數值後，狀態 COUNTING被留回到IDLE並且計數器被設置爲零。 我的
    process synchronization vhdl counter fsm 2015-05-18

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    Verilog和ASM實施

    在下面的問題， 的ASM圖表顯示的q_next值與0進行到下一個狀態，但q_next比較之前，q的值已經與q_next更新，因此如果我們將q的值與0進行比較，那麼結果在時序和其他參數方面是否相同？ 另外應該是什麼類型的q_next and q？他們應該是reg還是wire？ 我附上了ASM圖表和Verilog代碼的屏幕截圖。我也不明白條件框的時間影響（一般來說，我們不能將條件框的輸出置於不依賴於條
    verilog fsm 2015-08-31

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    未來的Akka FSM Goto

    我試圖改變FSM的狀態，但我沒有工作.. 我想我正在尋找pipeTo喜歡的方法。 When(State.Waiting) { case Event(anyMsg, anyData) => asyncCode.map(res => if (res == 1) { goto(State.Working) using Data.MyData }
    scala akka fsm 2015-04-07

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    有限狀態機在vhdl

    對於一個項目，我正在做一個PWM多路複用器，但沒有與我的FSM成功。當我收到PWM_INT中斷時，如果達到最大值，計數器應遞增或變爲0。計數器取決於FSM的狀態。 這是我實現： library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity Mux is Port (CLK : in STD_LOGIC; RST : in ST
    vhdl fsm vivado 2015-05-28

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    Akka FSM的輸入操作

    合理複雜度的任何狀態機都需要在進入狀態時執行一些輸入操作。例如，UML狀態機圖對此有特殊的操作。不幸的是，我不明白我可以如何在Akka FSM中建模這樣的入口動作（或退出動作）。由於條目操作旨在改變狀態數據（例如，準備在新狀態下操作所需的數據結構），所以對轉換執行操作（使用下劃線外出狀態）不起作用。有關如何在Akka FSM中對進入/退出行爲建模的任何建議？
    akka fsm akka-fsm 2015-09-10

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    多個併發fsm Fysom

    我正在用python編寫代碼來執行一些操作，這些操作必須是併發的，因此我將我的FSM繪製爲兩個併發的FSM。在Python中使用Fysom時，我想到了兩個FSM的定義。但是在某個時候，我正在考慮過渡如何發生。我在這裏有點困惑，這就是爲什麼我要求你的支持。如果有任何人能請幫助，我將不勝感激。這是我所定義的食品安全管理體系，請告訴我，如果這使得Fysom或無感無 fsm1 = fysom({ 'in
    python linux fsm 2015-06-04

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    Substatemachine

    我有一個FSM有5個州。其中3個是通過sub-FSM（UML Pattern）設計的。 對於VHDL實現有2種方式，恕我直言，這樣做： 總結他們到一個，所以我有子FSM的一個文檔，並與一個大的FSM產品。 構建一個與所有狀態的FSM。對於每個具有sub-FSM的狀態，都可以構建一個獨立的FSM，並使用來自大FSM的啓用信號。 這是毫無疑問的，我認爲這兩種方式都有其優點和缺點。但是對於VHDL實現哪
    vhdl fsm 2015-09-16

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    爲什麼我的Akka FSM事件超時？

    作爲Akka FSM的學習練習，我模擬了咖啡店的簡化訂單處理流程。附加的是狀態轉換圖。但是，我寫的一個測試用例超時了，我不明白爲什麼。 FSM（未示出爲了簡潔case類）： class OrderSystem extends Actor with ActorLogging with LoggingFSM[State, Data] { startWith(OrderPending, Dat
    scala timeout akka finite-state-machine fsm 2015-09-23
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