hdl

1熱度

1回答

如何合成xilinx核心生成器中生成的verilog核心？

我使用coregen開發分頻器核心。以下是我嘗試在設計中使用該分頻器的步驟（不知道它是否正確）： 1）將包裝（core_name.v），.ngc文件和.veo文件複製到主設計文件夾中 2）實例化核心在我的主要verilog模塊使用veo模板：core_name u1（.a（a_p），.b（b_p），.c（c_p），.d（d_p）;每當我需要我的主要verilog模塊 3）`包括「core_name

verilog xilinx synthesis hdl 2010-03-04

---

0熱度

2回答

Verilog代碼模擬，但不能按照FPGA上的預測運行

我對我的代碼做了一個行爲模擬，它完美地工作。結果如預測。當我合成我的代碼並將其上傳到斯巴達3e FPGA並嘗試使用芯片進行分析時，結果甚至不是我所期望的。我做錯了什麼？ http://pastebin.com/XWMekL7r

verilog fpga synthesis xilinx hdl 2010-03-12

---

0熱度

2回答

在一組嵌套模塊中深度分配電線

我有一條大約4層深的電線，我真的不想讓它在層次結構中傳播的麻煩。有什麼方法可以使用某種引用來分配導線？我知道我可以通過鍵入訪問線： cca.cpu0.cca3_cpu.nc1_cp_checkpoint 但 assign cca.cpu0.cca3_cpu.nc1_cp_checkpoint = checkpoint; 不起作用 人知道任何方式做到這一點？

variable-assignment verilog version-control hdl 2010-01-31

---

16熱度

5回答

如何在「Nand to Tetris」課程中爲ALU設置輸出標誌？

雖然我標記了這個家庭作業，但它實際上是我自己免費做的一門課程。無論如何，該課程被稱爲「從Nand到俄羅斯方塊」，我希望有人在這裏看到或採取了課程，所以我可以得到一些幫助。我正在使用所提供的hdl語言構建ALU。我的問題是我無法讓我的芯片正確編譯。當我嘗試設置ALU的輸出標誌時，出現錯誤。我相信問題是我不能下標任何中間變量，因爲當我試圖根據一些隨機變量（比如輸入標誌）將標誌設置爲true或false

hdl alu nand2tetris 2009-02-23

---