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    VHDL錯誤（簡單表達式期望）

    我是VHDL的新手，我的代碼出現問題，我似乎無法修復。我們應該使用選定的信號分配或表查找來做到這一點。由於我們應該使用不關心不會發生的輸入，所以我是兩者的組合。 該代碼基本上應該爲2的補碼輸入或偏移二進制提供相同的輸出。因此，例如，十進制數7在偏移二進制中爲「1111」，在二進制補碼中爲「0111」。這兩種形式都應根據開關oe的值（'1'爲偏移二進制，'0'爲2的補碼）生成「1111100000」
    compiler-errors vhdl digital hdl digital-logic 2013-02-25

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    verilog：在case語句中定義參數值？

    我需要定義依賴於其他輸入的參數值。我嘗試了以下方法，但它不工作。任何其他替代方法？ module (...) ... input sel ; .. case (sel) 0: parameter data1 =5; 1: parameter data1 =5; endcase ... 感謝
    parameters verilog fpga hdl 2013-02-26

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    即使條件爲真，我的代碼也不會移動到下一個狀態

    我必須在7段LED上顯示消息以及定時器。所以我通過使用一個多路複用器來處理這個問題，並在一個狀態中顯示消息「Hi」，然後在計數器達到7500時它應該停止顯示「Hi」並開始顯示定時器。 問題是它只顯示「嗨」，並沒有從那裏前進。 localparam [1:0] idle = 2'b00, starting = 2'b01, time_it = 2
    hardware verilog fpga hdl 2013-03-01

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    Basys2上的七段多路複用

    這是我的第一篇文章，所以我希望我正確地做到了這一點。我試圖在BASYS2板上的四位數七段顯示器上輸出「4 3 2 1」。我已檢查確保0啓用信號，並且我已正確映射端口。我相信這個錯誤在我的多路複用邏輯中，因爲我只能顯示一個數字。我是Verilog的新手（我習慣於C），並希望得到任何建議。由於 `timescale 1ns/1ps module main (clock, AN0, AN1, AN2
    verilog fpga hdl synthesis multiplexing 2013-03-04

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    vhdl乘法器

    library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity Lab3_Adder1 is Port (cin : in STD_LOGIC; a : in STD_LOGIC_VECTOR (3 downto 0); b : in STD_LOGIC_VECTOR (3 downto 0); s :
    vhdl multiplication xilinx hdl 2013-03-06

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    如果存在兩個相同名稱的組件，一個在包中，另一個在架構中，哪一個優先？

    我有一個VHDL測試文件a.vhd。 貓a.vhd package pak is component b is -- 1st definition of component b. end component end pak; use work.pak.all; -- 1st definition visible through this package use clause
    vhdl hdl modelsim 2013-03-12

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    VHDL中的<= a + 1是一個很好的練習嗎？

    如果我在VHDL過程中編寫語句來指定a是+1，那麼這是一個好習慣嗎？ 我對此感到困惑，因爲模擬器工作正常，但是當我嘗試在FPGA中實現時，綜合工具會抱怨創建鎖存器。 這是什麼意思？
    hardware vhdl xilinx hdl modelsim 2013-03-12

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    找不到爲什麼值不跳到期望在合適的時間

    我有以下代碼 module POLY(CLK,RESET_n,IN_VALID,IN,OUT_VALID,OUT); input CLK,RESET_n,IN_VALID; input [ 3:0] IN; output OUT_VALID; output [12:0] OUT; reg OUT_VALID; reg [12:0] OUT; reg OUT_VALID
    verilog hdl 2013-03-16

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    顯示錯誤輸入的模擬器

    我已經爲verilog中的程序編寫了測試臺。奇怪的問題是模擬器顯示的輸入與我提供的輸入相比完全不同。因此輸出也受到影響。這是爲什麼發生？我正在Xilinx測試代碼。下面是測試平臺 我輸入1010101 模擬器顯示0110101 module HamDecoderTop; // Inputs reg clk; reg rst; reg [6:0] hword; // Outputs
    verilog xilinx hdl 2013-03-18

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    matlab以vhdl代碼生成。浮動到定點轉換不支持函數rand

    我想將我的matlab文件轉換爲vhdl code.I使用hdl編碼器。在hdl代碼生成過程中，出現錯誤步驟：3「生成定點代碼「。錯誤顯示爲 函數'rand'在浮點到定點轉換中不受支持。 請幫
    matlab vhdl hdl 2013-03-23
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