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問題從VHDL程序打開文件轉換成一個實體實例化兩次：名稱衝突

我在VHDL具有以下結構的實體： -- Imports... entity myentity is port (..specifying in and out signals..); end myentity; architecture beh_myentity of myentity is begin process(..sensitivity list..

vhdl hdl 2013-01-11

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的Verilog：註冊未聲明

這裏是REG分配 reg [5:0]R = {bi7 ,[15:11]RGB}; //bi7 is a parameter 的聲明，但是在模塊的最後一行我得到這個錯誤在那裏它指向相同的REG分配。 ERROR:HDLCompiler:69 - "path.v" Line 58: <R> is not declared. 誰能幫我這個，因爲我使用Verilog整個過程僅僅是一本書:(

verilog hdl 2012-11-29

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機器如何控制電腦？

我知道編譯器會將源代碼轉換爲機器碼，但是機器碼如何在計算機上執行？ 我在尋找的是，如何使用信號在硅片上進行一些操作？ 什麼是最基本的操作集，可以通過比其他計算機來完成： 加成 減法 異或 和 或 上述5個函數中的任何一個都可以從集合中移除最微不足道的操作 由CPU完成？ 任何鏈接將有幫助或解釋將是有幫助的。

assembly hardware machine-code hdl 2012-12-01

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如何在給定的時間內選擇一個隨機數？

我希望LED在任何隨機時間內都能在15秒內打開。例如，按下按鈕後，它應該在4秒或7秒後隨機打開。 我想出了代碼產生15秒的延遲，但我不能找出一種方法來選擇一個隨機時間之間。 下面是我的15秒的延遲代碼： always @ (posedge clock or posedge reset) begin if(reset) ticker <= 0; else if(ticker ==

hardware verilog fpga hdl 2013-01-21

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Verilog的計數器實現意外的行爲

我做的Verilog的計數器，並在硬件中實現它。但我無法解釋行爲的代碼是： module clock_test(clk_in,led,rst); input wire clk_in; input wire rst; output wire [7:0] led; reg [23:0] counter = 24'b0; assign led = counter[23:16]; alw

counter verilog hdl 2013-01-21

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快速Verilog HDL提示（初學者）

我是初學者，使用Verilog HDL並嘗試從邏輯圖建模幾個模塊。如果兩根導線被輸入到一個與非門，然後是另一個反相器，理論上這只是一個與門嗎？由於所需的輸出線位於逆變器的另一側。可不可能是。 AND g1(F,A,B) A和B是輸入而F是輸出。 此外，爲了未來的知識，我將如何使用Verilog實現一個逆變器？

verilog hdl 2012-12-04

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的Verilog：阻塞和非阻塞賦值到的混合可變<inc_data_int>不是推薦的編碼實踐

我有以下Verilog代碼： ////////////////////////////////////////////////////////////////////////////// // // Xilinx, Inc. 2010 www.xilinx.com // // XAPP xxx - 1:5 Differential Data De-serializer // /

verilog hdl 2013-01-23

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我的DMux 4方式有什麼問題？

它看起來接近工作，它顯然是搞亂了第7行？ /** * 4-way demultiplexor. * {a,b,c,d} = {in,0,0,0} if sel==00 * {0,in,0,0} if sel==01 * {0,0,in,0} if sel==10 * {0,0,0,in} if sel==11 */ CHIP DMux4Way { IN

assembly hdl mux 2013-01-23

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如何表達由AND和OR組成的布爾表達式，而不是僅使用AND和NOT？

說我有以下的布爾表達式： (A^B^C) v (~A^~C) 我怎麼能表達，只有使用AND（^）和NOT（〜）？我不想要這個答案，只是我會如何去做。

boolean-logic discrete-mathematics circuit hdl 2013-01-24

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如何有效地利用VHDL模塊？

有一個在這裏的一些問題，如此忍受我，感謝百忙之中閱讀本文時... 我最近寫了SPI主，並完全模擬它，以確保它可以作爲預期。 在這裏，我想在另一個設計，其中我已經有建立起來，可以從SPI總線上的ADC收到的值7段顯示器組件使用它，但我想我已經在我迷茫的東西這點。 我需要發送一個帶有其他參數的脈衝到SPI主控器以啓動傳輸，並且在我可以發送任何其他消息之前等待忙音信號被解除斷言。 我真的不知道如何以最佳

vhdl fpga hdl 2012-12-23

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