verilog

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    Verilog我可以使用posedge和negedge爲ADC做出1個信號

    im相當新的verilog，所以我有一個工作要做，使用basys 3（替換func gen生成模擬信號），然後這將顯示在一個示波器到數字信號。 所以目前，使用posedge時鐘產生一個信號，它是一條直線說3.3V 所以從我的工作，我需要這種直線3.3V轉換爲方波IM。因爲我使用posedge時鐘，這使得我在示波器中輸出一個3.3直線波，我想觸發neepge時鐘來得到0信號，這將使方波從直線變爲零。
    verilog adc 2017-03-10

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    2位比較器的Verilog 8位比較器從哪裏開始？

    你好，我是編程界的新手。我有一個針對我的ece 171課程的項目，我一直試圖找出自己的東西，但不能。我之前有一個項目，我需要設計一個成功設計的2比特比較器。現在我應該採用這個2位比較器並對其進行修改，以及編寫更多的verilog代碼，這些代碼將使用我的擴展2位程序對比8位。我的問題是，我不知道從哪裏開始。我的教授說，總是從黑盒子開始，然後是真理表。我最初的直覺是創建一個我知道錯誤的16位真值表。但
    verilog 2017-03-12

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    verilog生成循環分配給迭代器寬度不匹配

    我正在使用一個生成循環來實例化一個可定義數量的模塊，並且我想根據循環迭代爲模塊分配一些輸入。不幸的是，我遇到了設計編譯器說因爲端口寬度不匹配而導致錯誤的綜合問題。這裏的我想要做什麼： genvar k; generate for(k = 0; k < `NUM/2; ++k) begin cmp2 cmps( .a (arr[k]), .b (
    verilog system-verilog synthesis 2017-03-13

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    如何在Verilog的任務處理雙向引腳（INOUT）

    我想在我的controller.Here的代碼 module controller (clk, data_out); // Port Declaration input clk; inout [7:0] data_out; reg [7:0] a; reg [7:0] b; wire [7:0] c; // data should write to data_out (dat
    task verilog bidirectional inout 2017-03-15

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    陣列元素的Verilog OR

    我想要OR參數化的32位總線數，如下所示： out_bus = bus1 | bus2 |公共汽車3 | ... | bus N; 我還要聲明總線作爲陣列（N爲一個固定的參數，在編譯時定義）： REG [31：0]總線[N-1：0]; 我可以計算如何做到這一點是這樣的最好的： parameter N; reg [N-1:0] temp; reg [31:0] out_bus; reg [31
    arrays for-loop verilog system-verilog 2017-03-15

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    如何使vivado上的led低電平有效

    這個程序代表一個有限狀態機，帶有一個7段LED，它的計數爲5.我需要讓它處於低電平而不是高電平，但我只是不確定如何做到這一點。我也有測試臺。我知道最好總是使用時鐘語句，但我可以稍後處理。 `timescale 1ns/1ps //inputs, outputs module Counter( input u, input clrn, input clk,
    verilog xilinx vivado 2017-03-16

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    未將數據複製到寄存器

    我是Verilog的新手，我陷入了一個問題。我不是我做錯了什麼。我有兩個模塊（A和B）。模塊B進行一些處理並將值存入模塊B輸出的寄存器'數據'中，並作爲模塊A的輸入。模塊A比較數據中的值併發送一個信號以重置模塊B中的寄存器'數據'。數據在模塊B處理存在並且是正確而它不是在模塊A出現 ModuleB (address,indata,Data,reset,clk,ResetSignal,Out) i
    verilog fpga 2017-03-16

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    如何添加延遲到三態緩衝區

    我是新來的verilog，因此我有一個非常簡單的問題。我想在下面的語句 分配墊=（啓用）之前data_in分配增加延遲pad？ data_in：1'bz; 像 assign pad = (enable) ? #10 data_in : 1'bz; ，但它不會工作。什麼是正確的方法來做到這一點？
    verilog delay assign bidirectional inout 2017-03-17

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    比較是恆定的，由於用Verilog無符號算術誤差verilator

    我使用以下邏輯來實現在以Verilog雙峯預測器的2位飽和計數器和我也使用verilator如下： • For each branch, maintain a 2-bit saturating counter: -if the branch is taken: counter = min(3,counter+1) -if the branch is not taken: counter = m
    verilog cpu-architecture verilator 2017-03-17

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    如何在通過verilog pli調用的.so文件中定義的函數上放置斷點

    我正在使用testbench環境，在此需要在調用pli例程時在rtl模擬期間調試分段錯誤。該pli例程在.so文件中定義，如routines.so，該文件鏈接到vcs編譯設計和測試環境後生成的模擬可執行文件。讓我說模擬器可執行文件被命名爲simv。假設我想在C side中破解的函數是badfunction()，這在verilog方面稱爲$badfunction()。我編譯了routines.so並
    gdb verilog 2017-03-21
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