verilog

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    Verilog HDL？運營商

    什麼Verilog的？運算符在下面的代碼中做了什麼？ input first_din; input [7:0] din; output [127:0] parity; reg [127:0] parity; wire [7:0] feedback; assign feedback = din^(first_din ? 8'b0 : parity[127:120]);
    verilog 2017-04-26

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    VERILOG：如何找到一個5位數的二進制補碼

    這是正確的方法嗎？ reg [4:0] Yn; Yn = (~x[4:0] + 5'b00001); x是一個相乘的結果，我把它的最後5位。
    binary verilog 2017-04-27

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    未能在verilog中發佈強制註冊

    我遇到了一個問題，我無法釋放我爲我的註冊設置的部隊。我使用的發佈代碼是否有錯碼？ 力編碼在我的測試平臺： 注RAM是一個reg initial begin #41 force test.P2.ram[001][1] = 'b0; #5 release test.P2.ram[001][1]; end 但是從結果我得到的是這種 它應該從「B0釋放值但事實並非如此。
    memory-management verilog 2017-05-02

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    Verliog Modelsim錯誤2388.已經在此範圍內聲明

    這是我的Verilog代碼如下。當我嘗試編譯它時，我在Modelsim中遇到了2個錯誤。 **錯誤（可抑制）：/home/ece4514/mul1.v(6）：（vlog-2388）'p'已在此範圍內聲明（mul1）。 **錯誤（可抑制）：/home/ece4514/mul1.v(8）：（vlog-2388）'c'已在此範圍內聲明（mul1）。 module mul1(output [103:0]
    verilog declaration modelsim 2017-05-03

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    Verilog代碼錯誤：範圍必須以常量表達式爲界

    我已經編寫了一個52位乘法器的代碼，我需要以標準格式（IEEE 754 64位數的浮點標準）給出代碼。所以之後我檢查了，它有多少位已經超過了64位，所以我會把這個數字放到指數中。 module mul1(output reg [103:0] p, output reg [51:0] c, input [51:0] x, input [51:0] y); r
    floating-point verilog multiplying 2017-05-04

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    在Verilog中使用附加參數實例化自定義模塊的向量

    我在Verilog中有一個自定義模塊，它需要幾個輸入和幾個參數。 module modA ( input inp1, input inp2, ... output out); parameter my_addr; ... endmodule 對於我使用的具體硬件相關的各種原因，我需要創建這個模塊，使用不同的參數，每次（因爲my_addr對應於特定內存位置，我的許多實例然
    verilog fpga system-verilog 2017-05-04

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    低通濾波器

    我學習Verilog和想知道如何在FPGA中實現低通濾波器， 我找了50赫茲左右的截止頻率， 我不不知道如何/從哪裏開始， 任何人都可以指出我正確的方向來幫助我開始嗎？ 在此先感謝
    verilog fpga 2017-05-04

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    在Verilog中查找輸入向量的最大值

    我試圖獲取輸入向量的最大值。我假設所有的輸入都是無符號的，它應該在一系列的位寬和數組長度上工作。 我必須保持參數和輸入輸出邏輯的方式。下面是我的，但我在if語句出現語法錯誤： module max #(parameter int bW=16, parameter int eC=8) (input logic [bW-1:0] a[eC-1:0], output lo
    max verilog system-verilog 2017-05-04

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    如何使用xpower獲得功耗估計

    我一直致力於使用Verilog的類項目。我必須創建一個電路，然後計算電路使用的功率。我一直在嘗試使用Xpower Analyzer來執行此操作。我按照說明創建vcd文件，使用Xilinx ISE 14.7編譯和合成代碼。一切都很順利，直到結果顯示出來。我從時鐘收到了0個功耗。我試圖限制時鐘，它只給我一個從0到0.009的動態功率增量，但不是時鐘運氣。另外，我在我的個人計算機和我的大學計算機實驗室嘗
    verilog fpga xilinx-ise synopsys-vcs 2017-05-04

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    2位寬複用器門級模型

    我無法學習如何在verilog中對n位寬複用器進行建模。 我想門級模型一個2位寬的多路，這裏是我當前的代碼： module _2bit_mux_2_1(m,x,y,s); output m[1:0]; input x[1:0]; input y[1:0]; input s; and (t0,s,y[0]), (t1,sbar,x
    verilog 2017-05-04
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