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    使用函數的多維打包參數聲明

    最近我想在實例化生成結構中的邏輯單元之前，使用簡單的數學等式預先計算所有必需的參數。在需要具有二維參數的情況下，如果二維陣列是一組固定值，例如 parameter para_1[1:0][2:0] = '{2{3{0}}};，則很容易。 但我想要的是一個函數，指定值，使複雜的等式可以在函數內部實現，然後將返回值分配給參數。 理想我想要的東西如下： function func01 [1:0][1:0
    verilog system-verilog 2017-03-24

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    使用Verilog代碼的FPGA存儲器

    先生， 我設計了76位寬和10位長的verilog代碼的存儲器（76列和10行）。我想把這段代碼轉儲到斯巴達3 FPGA板上。那麼，這個內存將放置在FPGA中？ FPGA的通用寄存器或塊ROM存儲器？是否有必要通過這種大內存的代碼啓用FPGA的Block存儲器？
    verilog fpga system-verilog 2017-03-25

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    合成網表中的多餘緩衝器/反相器

    這是Combinatorial synthesis: Better technology mapping results的另一個後續問題。 這是我Yosys TCL控制腳本： yosys -import set libfile osu018_stdcells.lib read_liberty -lib $libfile read_verilog test.v hierarchy; pro
    verilog synthesis yosys 2017-03-29

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    Verilog有沒有一種方法可以在單個文件中生成類似於存儲常量的VHDL包的全局參數？

    Verilog有一種方法可以將全局參數存儲在一個類似於存儲常量的VHDL包中的單個文件中嗎？ 難道是正確使用SystemVerilog的這一 // File my_pkg.sv package my_pkg; class my_class; endclass enter code here endpackage 那麼這個主代碼 `include "my_c
    verilog 2017-04-01

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    如何在verilog中使用$ value $ plusargs？

    我想用「$值$ plusargs」爲下面半寸， module top(); ... reg data; real READ_FREQ initial begin if (!$value$plusargs("READ_FREQ=%0F", READ_FREQ)) READ_FREQ = 197; end parameter wclk = 300; parameter rclk
    verilog 2017-04-03

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    爲什麼latch不會被推斷爲以下邏輯？

    爲什麼下面的代碼不能推斷閂鎖？ 如果d和rst都爲「0」，工具如何知道要分配給「e」？ module tmp(input d, input clk, input rst, output reg o, output reg e); [email protected](posedge clk) if(rst) begin
    verilog synthesis vlsi 2017-04-03

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    Verilog中帶有噪聲+1，-1的三角信號

    我已經掙扎了一段時間了，我找不到一個簡單而有用的解決方案。 我想在尺寸以模擬的三角波信號的16位 和隨機噪聲與值1，0添加到它，-1。具有噪聲的信號從原始噪聲和噪聲信號的先前值決不會相差1以上是很重要的。 例如，我想值那樣： 原始信號：11111 22222 33333 44444 55555 ...... 降噪信號：12321 12332 23434 34345 45665 ...... 我模擬
    verilog fpga system-verilog hdl 2017-04-05

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    Verilog中有符號十六進制值表示如果這是一個簡單的問題，但我試圖推斷一些代碼，並且我正在努力尋找一些常量的值，我們很抱歉道歉

    道歉。以下是用十六進制值定義常量的相關代碼。 assign c = 18'sh3_8000; //-0.5 table value (50) times 0.01 assign d = 18'sh0_051E; // 0.02 table value (2) times 0.01 據我所知，他們都是18位有符號的十六進制值。表示第二參數d，以二進制： 0h51E = 000000010100
    hex verilog fpga system-verilog 2017-04-06

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    SystemVerilog：如何將二進制向量轉換爲整數

    我有一個8位輸入A和3位輸入n。我想移的n次向左或向右但是這個代碼似乎不工作（輸出X）： w = A << n; 但是當我把像2而不是n爲整數，代碼工作不問題。那麼如何將n轉換爲一個整數值，以便移位操作可以毫無問題地工作？
    verilog system-verilog digital-logic 2017-04-09

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    嘗試將信號移動到外部模塊時遇到錯誤

    我有兩個模塊，即main.v和signal.v。 在main.v，我有幾行代碼更新16位reg tx與一個對應於方波的值。 reg [1:0] counter; reg [15:0] tx; always @(posedge clk) begin counter = counter + 1; if (counter[1] == 1) begin
    verilog fpga system-verilog 2017-04-10
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