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    爲什麼摩爾電路需要一個額外的狀態比較米利爾

    我一直在編碼fsm在verilog.why摩爾fsm需要一個額外的狀態相比，一個粉紅色的fsm.Any可以解釋我？預先感謝
    verilog 2017-02-27

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    verilog聲明不是導線

    試圖聲明導線與導線C相反，我們使用nC作爲導線。 module lab_4 (A,B,C,D,E,Y); output Y; input A; input B; input C; input D; input E; wire A; wire B; wire C; wire D; wire E; wire nA; wire nB; wire nC; wire nD
    verilog iverilog 2017-02-27

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    Verilog FIR濾波器代碼錯誤

    我遇到了我的FIR信號輸出問題。信號不會被濾除，並且會有很多靜態信號。雖然我的實現似乎工作正常。我的乘數函數是從quartus軟件中的現有庫創建的，並被設置爲有符號乘法。我真的不知道發生了什麼，並會感謝任何幫助！謝謝！ 代碼： `timescale 1ns/1ps module fir_filter (input sample_clock, input reset, input [15:0]
    verilog 2017-02-27

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    verilog紅外輸出

    我必須設計一個使用FPGA和Verilog的紅外發射器。 其中一個條件是每10Hz發送一個數據包，我有一個計數器在主時鐘（100MHz）的10Hz處創建一個輔助時鐘。 該數據包包含開始間隙選擇間隙右側間隙左側間隙前向間隙後向間隙。我有一個FSM在10Hz輔助時鐘的正向邊緣進行這種轉換。 數據包中的每個塊都有其大小，Gap只是將它們分開的空白空間。方向塊選擇時尺寸較大，否則較小。 在接收器的脈衝頻率
    verilog fpga xilinx infrared 2017-02-27

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    我是否需要在順序總是塊中的else語句？

    現在我打算按照下面的方式實現時鐘門控。 但我不明白爲什麼以及如何處理De信號？ module ClockGating( input wire rst_n, input wire clk, input wire De, input wire InReg, output reg OutReg ); al
    verilog 2017-02-28

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    關聯數組與通配符在系統verilog

    使用foreach循環是否可以使用通配符「*」遍歷關聯數組？
    verilog system-verilog vlsi 2017-02-28

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    如何使用Verilog的

    我如何使用時鐘模塊的Verilog時鐘控制塊得到等效代碼非阻塞分配 if((datain1[49]==1)||(datain2[49]==1)||(datain3[49]==1)||(datain4[49]==1)) begin buffer[1][59:50] <=buffer[1][147:138]; buffer[1][147:138]<=buffer[1][235:226]; b
    verilog system-verilog hdl 2017-02-28

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    在always塊中將使用哪個值？

    這裏是一個Verilog代碼：（此代碼不是用於合成） `timescale 1 ns/1 ns module test; reg r1, r2, r3, r4; reg clk_at_time, clk_from_clk; // Initialize signals initial begin r1 <= 1; r2 <= 0
    verilog hdl 2017-03-01

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    7段MUX不顯示想要的數字.- Verilog

    我想在7段顯示器上顯示範圍從0.0到99.5，步長0.5的數字。 我有3個七段顯示器可用，它們連接在一個多路複用器中，所以我有7個針段和3個選擇針腳的選擇位。 在附上的Verilog代碼中，我顯示了特定的數字，問題是我不知道如何使 成爲一個循環，它將設置特定數字的選擇引腳。 有人可以幫我輕鬆實現嗎？ 當前的代碼只顯示零。 我注意到，選擇引腳設置和選擇寄存器移位，但數字不變。 它總是顯示我希望顯示的
    verilog fpga mux 2017-03-02

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    Verilog矢量內部產品

    我正在嘗試實現一個可合成的 verilog模塊，它產生2個向量/數組的向量乘積，每個向量包含八個16位無符號整數。 Design Compiler報告錯誤symbol i must be a constant or parameter。我不知道如何解決它。這是我的代碼。 module VecMul16bit (a, b, c, clk, rst); // Two vector inner pro
    loops initialization verilog constants 2017-03-03
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