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    verilog設計ALM與FSM

    我正在設計一個帶有FSM控制單元的ALU。有兩個控制輸入，分別是決定操作的字大小的模式，另一個輸入是決定要執行的操作類型的操作。 我附上了必須設計的ALU模塊的圖像。我還必須包含時鐘信號嗎？ FSM始終是一個時序電路？
    verilog 2017-08-06

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    線和三網，魔杖和triand之間的區別是什麼？

    我正在學習Verilog。我不理解導線&三網類型，棒與triand網類型之間的差異。我們究竟需要將網絡指定爲魔杖還是三元組？
    verilog 2017-08-06

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    迷你處理器的FSM卡在分支等循環中

    我們正在編寫一個迷你處理器，它根據寫入其內存的指令解析信息。 我們的測試臺中的第一條指令（內存中的地址0）是，而作爲分支寫入的循環等於：if (delimeter == 0) jump 0。 爲了區分等待分界線的情況和分支相等（或分支不等於）的一般情況，我們添加了一個特定的waiting_for_delimeter信號，但取指指令需要一個時鐘週期，並且由於管線插入了NOP （沒有操作指令），在下一
    verilog pipeline system-verilog processor fsm 2017-08-07

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    在異步FIFO中寫入延遲後讀取？

    我正試圖將模塊與由Xilinx CORE Generator生成的異步FIFO進行接口。但是，我觀察到AFIFO輸入端口提供的數據（雖然正確）在6-7個時鐘週期的延遲之後開始出現在dout上。這是預期的嗎？或者我做錯了什麼？我所做的是斷言AFIFO的write_enable引腳，提供輸入數據，然後在下一個週期斷言read_enable引腳。但仍存在延遲問題。任何幫助表示讚賞。 編輯：我附上我的代碼
    verilog fpga fifo xilinx-ise 2017-08-07

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    十六進制值在verilog循環中生成

    我在systemverilog中有這個代碼，我必須在for循環中使用十六進制數。我正在嘗試下面的語法和代碼。 genvar i,j; localparam int i_d = 1; localparam int j_d = 134; generate for (i = 8'h01; i <= MAX1; i = i + INCR) begin add_bit[i_d
    for-loop verilog system-verilog 2017-08-07

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    verilog代碼爲alu帶2個寄存器驅動的操作數

    我正在設計一個其2個操作數由兩個寄存器驅動的ALU。我設計了ALU並註冊爲不同的模塊。我沒有得到如何整合這些模塊並在行爲模型中創建verilog代碼。 請提出一些想法來幫助我開始。
    verilog 2017-08-07

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    ？ Verilog中的語句

    我一直在理解一些Verilog代碼，我試圖重寫。特別是這一行： assign x = (y) ? a | b | c : 1'b0; 我認爲這是一個if語句，但我仍然不能完全肯定它是如何工作，所以任何幫助翻譯將是巨大的！
    verilog 2017-08-08

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    的Verilog語法錯誤附近的「<=」 case語句

    在這個代碼片段中： reg [4:0] status_led = 5'b00100; case (status_led) default: begin if (rotation) begin status_led[4] <= status_led[3]; status_led[3] <= status_led[2];
    verilog 2017-08-08

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    如何在FPGA中乘以包含浮點的矩陣？

    我想問一個關於HDL矩陣乘法的問題。 6個月來，我一直在學習FPGA和ASIC設計，但仍然沒有足夠的經驗來編程使用Verilog/VHDL的FPGA。我進行了一次快速搜索，發現Verily適合我。無論如何，你只是假設我是初學者，直到現在，我只學習了使用Xilinx Spartan 3E-XCS1600E MicroBlaze入門套件製作的簡單教程，因爲我也擁有它。 對我來說最具挑戰性的部分是在Ve
    matrix floating-point verilog simulink hdl 2017-08-10

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    如何創建查詢表，而不是使用case語句

    我正在嘗試需要查找表的代碼。我想知道除了使用case語句創建查找表或將值存儲到它們之外，是否還有其他方法。
    verilog crc32 2017-08-11
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