verilog

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    在Nexys4 DDR板上使用Verilog執行FIFO

    Simulation output 你好，請幫我解決這個問題。 ..with代碼如下buff_mem.v 一切工作正常，直到模擬，但問題出現時，我試圖在板上編程（Nexys4 DDR）。當我想寫入數據直到其深度爲止（即直到fifo_counter = f）時，只需一次按下一個彈出窗口即可顯示滿的空標誌。 我想寫入多個數據直到其深度（全部），然後讀取直到其空。 ..沒有發生。是按按鈕多次寫入和閱讀'
    verilog 2017-06-18

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    Verilog：連續塊時間

    爲什麼連續塊（非並行）中所有指令的時間都一樣？ 即 module abc; reg [31:0] r; initial begin r = 0; $display($time, " ", r); r = 1; $display($time, " ", r); r = r + 2;
    time verilog iverilog 2017-06-19

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    Verilog的：使用REG作爲計數器for循環

    在一個模塊： reg a, b; integer i, j; initial begin for (a = 0; a < 2; a = a + 1) //some code end 教科書說，這是不正確的擺脫整數我和Ĵ和使用REG 一個和b直接作爲循環計數器。提示：reg變量具有固定的大小，因此它們會自動換行。 這是什麼意思？整數是否也
    verilog 2017-06-19

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    Instanciate同樣的設備被測試兩次

    我想在同一個verilog測試平臺上實例化兩個DUT（被測設備）並比較它們的輸出信號。 實際上這兩個設備將有相同的輸入，但不同的輸出。 請幫忙嗎？
    verilog 2017-06-20

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    Yosys中的原始碼

    我正在使用YOSYS將Verilog轉換爲BLIF。輸入是一個電路（L_0_0），它只包含不是，或者基元和一些行爲鎖存代碼。 Here is my Verilog code 我使用的命令是： > read_verilog <file> > proc; opt; memory; opt; techmap; opt; > write_blif <file> 輸出文件包含$ _DFF_PN0_作
    verilog yosys 2017-06-20

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    什麼是LINT /綜合安全語句在編譯時拋出一個錯誤？

    我有一個模塊，通過parameter然後實例化與定義的參數相對應的另一個模塊。 然而，在這種情況下沒有爲參數的某種組合中定義的事件，我想的誤差在編譯時被拋出突出問題，像這樣： generate if (PARAM1 == 1 && PARAM2 == 2) begin // instantiate module logic_A end else if (PARAM1 == 2 &
    verilog hdl 2017-06-21

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    語法錯誤，意想不到的非打印字符與十六進制值'0xa0'

    編譯從模塊時，我看到這個錯誤，如何解決它？ **錯誤：（vlog-13067）C：/Users/Ali/Desktop/Spi/spi_slave.v（2.0）：語法錯誤，意外的非可打印字符，其十六進制值爲'0xa0'。 這裏是我的代碼： 訪問https://drive.google.com/open?id=0B2rVJBk_oSMJbGVNTnp0NnVoNlE
    verilog spi 2017-06-23

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    爲什麼分配到wire數據類型變量不允許在verilog中始終阻塞？

    我想知道爲什麼賦值給wire datatype變量不允許在verilog中始終阻塞？
    verilog 2017-06-25

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    Verilog：如何在註冊表中擴展二進制文件？

    代碼在寄存器中對二進制進行簽名擴展和零擴展的格式是什麼？ 即 reg[0:0] a; //a is 1-bit. reg[31:0] b, c; //b and c are 32-bits. //some code... 符號擴展a到32位，將其添加到b，並把結果存入c。 零延伸a爲32位，將其添加到b，並將結果放入c。
    verilog iverilog 2017-06-26

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    我想顯示通過VGA系統的Verilog負斜率的直線（正斜線正確顯示）

    所以基本上我希望我的監視器顯示負斜率線。目前的代碼，我寫了顯示任何正斜線完美但是如果我試圖將其變爲負數，它不會出現或變成一片。 我爲什麼它不工作，但如果任何人都可以在正確的方向，將不勝感激指向我一個模糊的概念。 （注：我的VGA驅動程序工作正常，還有VGAWrapper） 這是代碼： module vga_rgb( input logic [8:0] row_o, input l
    verilog system-verilog vga 2017-06-28
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