verilog

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CRC32代碼不起作用

我剛開始的時候我想檢查我寫的代碼與CRC32.So工作，我得到XXXXXX爲output.I我不知道如果代碼是正確的，雖然 module last_time(input [127:0]finalinput,output [31:0]crcout1 ,input clk); wire [31:0]poly; assign poly=32'h04c11db7; reg [7:0]l

verilog crc32 2017-08-12

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如何在verilog中做文件操作？

$fmonitorh(file_handler, conv1, conv2, conv3, conv4); 在這個conv1中，conv2 ...是我的輸出，我希望將這些值以文本文件的形式逐行寫入或在兩個值之間寫入,。在運行上面的命令時，我只在一行中獲取值。

verilog system-verilog 2017-08-12

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一個reg是在此方面不合法的左值[6.1.2（IEEE）

我ncverilog有兩個文件，sell.v和selltest.v和其日誌文件說： `ncelab: *E,RANOTL (./selltest.v,6|36): A reg is not a legal lvalue in this context [6.1.2(IEEE)]. vendor vendor(NT5,NT10,clk,reset,cola,change); ncelab:

verilog 2017-08-14

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閃爍的LED Verilog

我對Verilog非常陌生，而且我被困在一個項目上，我正在寫這個項目以便更好地使用它。我的電路板上有一個按鈕和一個LED，我希望按鈕增加一個計數器，使得閃光燈更快。這似乎在理論上起作用，但我無法在實踐中得到它的使用。開關不會使LED閃光燈更快，它似乎做了一些奇怪的事情。 我現在的代碼，請告訴我我正在做什麼的問題，即使它不會導致我的問題，因爲我正在嘗試學習語言和結構。 `timescale 1ns/

verilog led 2017-08-14

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在Verilog中將ALU 1位轉換爲ALU 8位

以下是我的1位ALU，經驗證可以正常工作。現在我想將這個1位aLU用於8位alu，它需要通過一個測試平臺。到目前爲止，我編譯了一個8位的ALU代碼，但它似乎沒有工作。任何幫助？ module ALUSlice(A,B,CI,M,S,F,CO); //Code for 1-bit input A,B,CI,M,S; output F,CO; wire [3:0] TF; wire [3:0]

verilog alu 2017-08-19

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關於reg和＆運算符的Verilog混淆

第一次使用verilog我看到一個例子，這很令人困惑。 reg wrsigbuf, wrsigrise; always @(posedge clk) begin wrsigbuf <= wrsig; wrsigrise <= (~wrsigbuf) & wrsig; end 我的問題是： 沒有wrsigrise曾經得到在這種情況下高。 運營商&有什麼用，是不是都是~

verilog operator-keyword 2017-08-24

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系統Verilog隨機地址等於2關閉電源

我想在系統Verilog中約束一個地址，使地址等於兩個值的冪。例如所生成的地址（16位）應 ADDR = 0，2，4，8，16，32 .... 32768 以下爲我的作品。但是，我正在尋找其他簡短而優雅的方式。 class two_power_addr; rand bit [15:0] addr; bit [15:0] temp; constraint c_addr

constraints system verilog 2017-08-27

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的SystemVerilog的TypeDef能;具有零個包裝或未包裝陣列尺寸

我目前試圖以定義包含一個8比特的無符號寄存器中的新的數據結構對象使用的TypeDef SystemVerilog中噸索引對象和32位整數簽署但我不斷收到錯誤： 錯誤（10053）：在UART.v Verilog HDL語言錯誤（35）：不能索引對象的「數據」零個包裝或未包裝陣列尺寸 我已經重新創建一個下面的簡單實現，其中topLevelModule實例一個lowLevelModule，它確定構成結

verilog typedef fpga system-verilog 2017-08-29

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a，b，c的值是什麼？

據我所知，不建議混合阻塞和非阻塞。但如果確實存在，a，b，c的值是什麼？ module TB; reg a, b, c; initial begin a = 3; b = 4; $display ("a = %d, b = %d, c=%d\n", a, b, c); c <= a + b; $display ("a = %d, b = %d,

verilog system-verilog blocking nonblocking 2017-08-29

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Verilog註冊碼錯誤 - 條件檢查

我正在測試一個8位寄存器的模塊，與我的其餘代碼分開。我使用ModelSim來設置值，然後運行以查看結果。 該模塊應該有一個二進制數字輸入，一個清除位，一個使能位和一個輸出。 module Register8bit(D, Clk, Clear, Enable, OutNum); input [7:0] D; //8 bit binary data input Clk; //Cl

module verilog 2017-08-30

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