verilog

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    始終在零時間阻止執行

    我想在零時刻始終執行阻止。 例如下面的代碼將不會在零時刻執行。 always @* begin //functional code end 我在最後移動的靈敏度列表中，這樣的代碼將在零時刻執行， always begin //funcitonal code @*; end 此代碼執行時間爲零，但零時間畢竟不以執行，即使有塊內使用的輸入變化。例如參見下面的代碼和它的輸出： modu
    verilog system-verilog 2017-08-31

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    提取特定的細胞從網表

    例如，網表是： INV i0 (.I(a0), .O(b0)); BUF i1 (.I(a1), .O(b1)); 我想從網表提取BUF細胞並寫入另一個文件。 正如你所知道的，網表的一個單元格內總是存在換行符，那麼查找我想要提取的單元格的正則表達式格式是什麼？ 我試過grep ^BUF.*$但它只會返回BUF i1 (.I(a1),，因爲有一個換行符，我沒有提取整個BU
    regex awk sed grep verilog 2017-09-01

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    chisel k最近鄰居verilog輸出

    我從下面的鑿子代碼中生成的Verilog有問題，我想這可能與我編寫我的鑿子代碼的方式有關。低於Scala版本和我的代碼的鑿子版本以及生成的Verilog輸出。 這裏是我的代碼的斯卡拉版本： class NearestNeighbours(k: Int, dataX: Array[Array[Double]], dataY: Seq[String]){ object predic
    scala verilog chisel 2017-09-01

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    如何在SimVision控制檯中顯示$ display消息

    我必須使用Cadence程序套件來完成Verilog類的分配，並且我想知道爲什麼我創建的非常簡單的模擬測試臺中的$display語句沒有在SimVision控制檯窗口中產生輸出。 我的工作流程是這樣的： 我已經創建了以下功能視圖中的單元格： module tesbench (); initial begin $display("RUNNING TESTBENCH");
    verilog cadence cadence-virtuoso 2017-09-02

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    Verilog Uknowns

    module subtractor(out,x,y); output [31:0]out; input [31:0]x,y; wire c_out,c_dummy; wire [31:0]sum1,sum2,sum3,y_c; reg c_in; ones_complement oc0(y_c,y); thirtytwo_bi
    verilog system-verilog 2017-09-04

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    Systemverilog中的事件可以通過引用傳遞嗎？

    如果我所說的任務，並通過引用傳遞的事件，它不會被裏面的任務檢測到事件被觸發後： event e; fork test_ev(e); begin #1ms; ->e; end join ... task ev(ref event e); @(e) do_something; /
    verilog system-verilog 2017-09-06

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    信號在某些情況下不改性

    這裏是箱子在時序邏輯 always @ (posedge clk or negedge rst_n) begin if (!rst_n) begin enable <= 1'b0; t_A <= 1'b0; t_B <= 1'b0; t_C <= 1'b0; end else begin case (nxt_state) IDLE:
    case verilog 2017-09-07

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    Verilog：接受兩個4位輸入並輸出一個4位輸出的模塊

    接受兩個名爲i_a和i_b的四位輸入。 輸出一個名爲o_sum的四位數字。 如果總和大於1111，則輸出一位名爲o_err的數字。 使用always @模塊連續添加兩個輸入並將得到的總和和錯誤位分配給輸出。 新的verilog，有人可以告訴我，如果我這樣做的權利？ module add4 ( o_sum, // Sum out o_err, // Error out i
    verilog 2017-09-07

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    Verilog下降沿檢測

    我正在編寫用於在FPGA上實現的UART的Verilog代碼，並且在第一個字節之後同步到字節的START位時遇到了一些問題。 我的經理建議同步我接收到的信號，並使用某種中斷作爲與我的FSM通信的一個意思，即啓動已被識別。 我已閱讀有關上升沿檢測技術，我覺得我可以做這樣的事情： module StartDetectionUnit ( input clk, state, signal_in,
    synchronization verilog clock hdl 2017-09-12

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    使用Python在不同實例中分割verilog路徑的正則表達式模式

    我有一個軟件可以分析Verilog路徑並負責將這些路徑映射到一系列對象。問題是找到一個正則表達式來分割實例名稱序列中的Verilog路徑。 Verilog路徑是Verilog標識符與點連接的序列。每個標識符都是一個實例名稱。 「。」 A.B.C中的關係表示在模塊層次結構中，A是父項，B是A的子項之一。C是B的子項之一。 每個Verilog路徑標識模塊層次結構中的唯一實例。 僞代碼： Verilog
    python regex string verilog 2017-09-13
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