verilog

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verilog在modelsim中的模擬結果

對於我的任務，我需要在modelsim中的日誌文件中獲取verilog仿真的結果。我截取了波形窗口的截圖。除此之外，我還將打印出來的成績單窗口。 有什麼辦法來存儲談話到日誌文件？ 請解釋的命令來存儲我的Verilog仿真的結果。

verilog modelsim 2017-07-19

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使用魔杖插入

考慮下面的代碼。 module TriState ( // Outputs O, // Inouts IO, // Inputs OE, I ); parameter width = 1; input OE; input [width-1:0] I; output

verilog inout 2017-07-19

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帶符號的二進制乘法和帶符號的二進制除法

將兩個無符號數相乘乘以兩個帶符號數的乘法結果之間的差值是多少？ 除兩個有符號數與除以兩個無符號數之間的餘數和商之間的區別是什麼？

verilog unsigned signed 2017-07-19

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如何在Verilog中訪問二維數組中的值？

我需要爲模塊中的座標系統使用2D數組，並且我已經創建了下面的測試代碼來測試創建和訪問數組中的值。當LED輸出爲1'b1時，此代碼應打開LED的led輸出，但目前LED保持關閉狀態（除了2D陣列外，我還排除了所有其他代碼的故障，這在我使用1D陣列時起作用）。 input clk; reg [7:0] check[9:0]; reg ledreg; output led; initial b

arrays multidimensional-array verilog 2017-07-20

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是否可以在加密模塊內的未加密模塊實例中訪問信號？

加密的DUT RTL實例化非加密模塊的幾個實例。 我完全可見的非加密模塊。 在測試平臺中，我想監視未加密模塊中的特定信號並進行運行時檢查。它應該是這樣的： // in top level tb assign wire_a = encrypted_DUT.<...>.non_encrypted_inst.wire_a; // but we don't know exact path // ...

verilog system-verilog 2017-07-20

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如何使用許多ifdef構造從verilog文件轉儲verilog編譯過的行？

Here is the requirement. `define TYPE-1 Line 1 ; Line 2; Line 3; `define TYPE-2 Line 4; Line 5; `endif ` define TYPE-3 Line6 `else Line 7 ; Line 8 文件結束。 要求是將

verilog 2017-07-21

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如何用兩個狀態寄存器以兩種狀態一次寫入verilog代碼？

我是Verilog的開始者。我閱讀了幾種關於推薦的Verilog編碼風格的材料，如this paper和stackoverflow's questions。 現在，我從他們那裏瞭解到，建議「兩個總是擋風格」。將代碼分成兩部分，一部分是修改next的組合塊，另一個是將其分配給statereg的順序塊。 reg [1:0] state, next; always @(posedge clk or

verilog 2017-07-26

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如何檢查特定超時條件後退出在OVM/Verilog的一個「而」循環

我有一個「而」循環爲OVM測試，看起來像這樣的部分： while (signal_val == 0) begin signal_val = sla_vpi_get_value_by_name ("blah"); end 我想限制此循環120微秒，然後退出。如果（signal_val == 0）在120μs結束時仍不滿足，我想退出測試。我如何實現這一目標？ 我想我必須調用'globa

while-loop timeout verilog system-verilog uvm 2017-07-27

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基於不同的矢量掩蓋矢量中的一些位

我有一個矢量數據[255：0]。另一個向量len [3：0]（根據定義，len只能取最大值8）。我需要這樣做（僞碼）： bits= len*32; data_mod[255:0] = {data[255:(255-(bits-1))], (256-bits)'0} ex : if len = 6, then data_mod[255:0] = {data[255:64], 64'b0}

verilog system-verilog 2017-07-30

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如何在SystemVerilog仿真器之間生成重複的隨機數字序列？

我與某人合作開發SystemVerilog項目。但是，我習慣使用Synopsys VCS SystemVerilog模擬器，他習慣於使用Cadence INCISIVE irun。 一個測試臺模塊使用隨機數生成頂層設計模塊的測試輸入模式。因此，我設計一類用於產生隨機數： class RandData; rand logic [3:0] randIn; function new(

random verilog system-verilog cadence 2017-07-30

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