xilinx-ise

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    將ISim結果作爲字符串/文本進行復制

    我正在創建一個VHDL項目，並使用ISim事先進行了模擬 - 這一切都很好。 但是，我的結果使用了固定點 - 儘管Isim可以將其信號表示爲一個基數範圍，不出所料，定點小數不是其中之一。 因此，我想獲取每個信號的當前值作爲文本，但「複製」功能只複製實體和信號名稱，而不是字符串值。 例如 我想要得到的 「[00010000，00020000 ......等等等等]，但其實我只是得到的值」/ fixe
    vhdl simulation fpga xilinx xilinx-ise 2016-03-05

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    不適用Virtex-6電路的max_fanout屬性

    我有一個8192行（13位地址）和12位寬度的塊RAM。 在Virtex-6中，我們有36kb Block Ram。所以ISE設計套件實現了我的內存爲三個36kb的BRAM，寬度爲4位。 對於時序問題，我希望ISE爲每個BRAM讀/寫地址使用單獨的觸發器。因此，對於讀寫地址寄存器，我設置了屬性，但它們不適用。
    performance optimization verilog xilinx-ise 2016-03-07

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    在流水線

    我使用賽靈思，特別是家庭Spartan6 LUT切片下降賽靈思數。我正在嘗試流水線。我已經成功實現了三級管道和四級管道。我注意到一種趨勢，即LUT片數減少，寄存器片數增加，最小時鐘週期減少。現在我明白了爲什麼時鐘週期有所下降，但我不明白的LUT片下降，增加寄存器組。有人可以向我解釋嗎？
    pipeline xilinx xilinx-ise spartan 2016-03-08

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    Matlab系統生成器：黑盒錯誤

    我在Matlab中使用Xilinx系統生成器模塊。 我只是在網關和網關外只使用一個黑盒子。 的黑盒子的代碼很簡單，並與ISE設計套件 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use ieee.numeric_std.ALL; entity test44_vhdl is Port (row : in std_logic_vector (
    matlab vhdl simulink xilinx-ise system-generator 2016-05-14

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    在[延遲第二秒]語句後僅在模擬中還是在實際合成模型中提供延遲才能在VHDL中加載到fpga中？

    我們使用[延遲]語句來提供延遲，並且我們可以在模擬中進行分析。但是當我們將這個模型加載到FPGA中時，由VHDL代碼生成的實際硬件會影響延遲，或者這種延遲僅限於模擬？ a <= not b after 1s; 因此，假設我連一個開關到b，並導致a所以我會得到在按下開關和更新LED狀態之間一秒的延遲？
    vhdl fpga xilinx xilinx-ise 2016-08-25

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    VHDL輸入強制接地

    我是VHDL的新手。我試圖編寫加法器減法器的代碼。合成後，我的一個電路輸入總線接地。我在Ubuntu 14.04 LTS 64位中使用Xilinx ISE 14.2。 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity examples is Generic
    vhdl xilinx xilinx-ise 2016-07-22

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    Xilinx浮點內核 - 錯誤的'X'值？

    我試圖使用Xilinx pg060浮點內核。通過查看所提供的圖表，例如上面的時序圖和演示測試平臺（對於像我這樣缺乏經驗的人來說，這非常容易混淆！），我創建了一個簡單的程序，它將兩個數字相乘。 乍一看，我以爲我做了一件非常糟糕的事情，因爲結果充滿了未知的'X'。 但是，按照用戶手冊中推薦的檢查其他許多東西后，我替換的每個「X」與「1」，並發現，這是正確的結果。 這是a）正常的還是b）我誤用了在這個例
    floating-point vhdl multiplication xilinx-ise spartan 2016-04-14

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    在verilog中嵌套for循環第二個for循環取決於循環的第一個輸出

    我正在開發一個verilog代碼累積直方圖方法，用於中值濾波器。它使用嵌套for循環，第二個循環的輸入取決於循環的第一個輸出。問題在於此。第二個for循環不接受該輸入。請幫忙。 代碼是 module median(a, b,k,n,h); input [4:0] a; output [255:0] b; output k,n,h; reg [255:0] b
    verilog xilinx-ise 2016-02-27

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    需要你在賽靈思工具

    library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity conv_enc is Port (clk : in STD_LOGIC; rst : in STD_LOGIC; inp :
    vhdl xilinx xilinx-ise xilinx-edk 2016-04-18

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    如何從命令行生成.xst文件+ Xilinx-ISE

    我正試圖學習如何從命令行生成位文件。有沒有辦法從命令行工具生成.xst腳本文件？我只能發現它是GUI自動生成的東西。 要添加一些上下文，我在GUI中構建並生成一個簡單設計的位文件，然後使用'查看命令行日誌'工具生成該工具使用的命令。然後使用「清理項目文件」。我只是試圖從命令行手動執行相同的命令。第一個命令是： xst -ifn "C:/Users/Documents/XilinxProjects/
    xilinx xilinx-ise 2016-06-08
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