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    使用C編程調用VHDL實現

    我正在考慮編寫一個基本上將實數的數組/向量作爲參數傳遞給VHDL實現的C函數，並且VHDL代碼使用FPGA中的數組進行一些計算，將結果返回給C函數。所以，我的問題 - 我該如何編寫一個C函數來調用VHDL實現？任何人都可以像教程，API或其他任何東西一樣指引我的方向嗎？ 任何幫助將不勝感激。謝謝！ :)
    c vhdl fpga xilinx xilinx-ise 2015-06-18

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    如何提高Xilinx ISE的默認執行速度？

    我試圖用100MHz時鐘實現1Hz時鐘。 但是，在賽靈思ISE中，ISIM執行速度大約爲每秒5ms。 這對我的項目來說太慢了。 如何修改默認執行速度？
    verilog xilinx-ise 2015-02-10

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    靈敏度列表錯誤

    我想計算一個數組的元素的總和。陣列的元素在每個時鐘上升沿（按順序）分配。我不想在下一個時鐘上升沿獲得元素的總和，所以總和的設計必須是組合的。我可以在沒有任何錯誤的情況下在仿真中得到正確的結果，但是我的代碼不是在ISE（賽靈思綜合工具）中合成的。我正在研究Spartan3。 我的代碼： always @* begin sum = 0; for (i=0; i<K; i=i+1)
    verilog xilinx-ise 2015-04-21

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    如何在Xilinx ISE中找到推斷的鎖存器？

    我在賽靈思ISE有一個很大的設計，有3個推斷鎖存器，我想刪除。 Threre不是IP核或Microblaze，我自己編寫了所有的代碼。我在設計中找到閂鎖時遇到問題。我已經搜索了報告文件，但沒有幫助我。有沒有方法可以快速找到它們？由於
    fpga xilinx xilinx-ise 2015-10-06

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    有沒有辦法在ISim中顯示變量？

    我想這個箴言報變量的狀態： shared variable Div16 : integer := 0; 但我在ISIM recieving此錯誤： ISIM尚不支持VHDL變量的跟蹤。 您可以將變量轉換爲testbench文件中的信號嗎？或者還有什麼其他的方式來顯示這個值作爲波形變化？ 完整代碼： entity MAIN_UART is generic ( DIVISOR:
    vhdl xilinx xilinx-ise 2015-08-19

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    四位加法器瞭解

    有人可以向我解釋我做錯了什麼。我不知道我是否不理解這個概念或什麼。我已經看了兩個可靠的例子，這兩個例子都提供了完整的代碼，但也許我錯誤地接錯了什麼。 1st - 我創建了一個名爲Adder的文件，下面是我的代碼。這工作完全正常，我已經創建/運行了一個測試平臺文件，所以我知道這確實是什麼意圖。但是，我是否應該將FullAdder文件或FullAdder文件的測試平臺連接到Adder文件？這些完全獨立
    verilog xilinx-ise 2015-10-16

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    賽靈思/ ISim似乎聲稱價值是X，但它已被宣佈

    剛剛開始學習如何使用這個工具，所以如果我的問題似乎很愚蠢，我提前道歉。我已經搜索了許多論壇上的錯誤（已經回答的帖子，不是我的），無法理解我在做什麼錯了，所以這裏是我的問題： 我的行爲準則： ----------------------------------------------------------------------------- ----- -- Company: -- Engi
    vhdl xilinx xilinx-ise 2015-07-11

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    XILINX ISE將I/O標記設置爲時鐘

    我在Xilinx ISE IDE上並使用原理圖編輯器。 （點擊新窗口） 約束文件如下： NET "A" LOC = M18; NET "F" LOC = P15; NET "B" LOC = M16; NET "A" PULLUP; NET "B" PULLUP; NET "F" DRIVE = 8; 但是，當我想編譯我的程序，有這樣的錯誤： ERROR:Place:1108 -
    logic fpga xilinx xilinx-ise spartan 2015-07-19

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    用dsp48生成語句

    我是VHDL的新手，嘗試創建一個項目，我需要使用dsp模塊更快地計算大數字（256位）。我使用coreGenerator創建了這個DSP48macro，但是我得到了generate語句的語法錯誤。如果有人能幫助我，我會出錯的地方。 注意：第一部分是由coregen生成的組件。其他部分是我試圖實例化塊的部分。單塊工作正常。請幫助或讓我知道你是否需要其他信息。由於我在生成語句中發生錯誤，我希望你能讓我
    vhdl fpga hdl xilinx-ise 2015-07-21

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    VHDL：有限狀態機中的默認值

    我正在嘗試使一個有限狀態機根據串行輸入切換狀態。我需要一些關於我的代碼如何執行的解釋。我在一本教科書中讀到，在過程中標記爲「默認值」的部分是我應該放置默認值的地方。但是，每當我切換狀態時，我的信號似乎都會採用這些值。例如，我將state_next設置爲空閒作爲默認值。這樣做導致密克羅尼西亞聯邦繼續從其他國家無緣無故地跳到閒置狀態。 我的另一個問題是澄清如何執行FSM的整個過程。當我從一個狀態移動到
    vhdl xilinx-ise 2015-07-21
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