modelsim

    0熱度

    2回答

    VHDL：for循環，索引算術不起作用

    我試圖用我的DE0 Nano Altera FPGA開發板設置一個簡單的bruteforce卷積處理器。 這裏是我的代碼如下所示： LIBRARY ieee; USE ieee.std_logic_1164.all; use ieee.numeric_bit.all; ENTITY Convolution IS PORT( clock : IN std_logic;
    vhdl fpga modelsim quartus 2016-10-03

    0熱度

    1回答

    在所有系統的verilog文件中自動包含一個文件

    我從同事那裏收集了一堆.sv文件，每個文件都沒有編譯，因爲它缺少定義的環境變量，存儲在一個名爲「globals.sv」的文件中。添加行 `include "globals.sv" 到每一個文件的頂部會工作，但在那裏，我可以用它來自動包含這個文件在編譯時每個.sv一個ModelSim的命令行標記？我必須使用「globals2.sv」和「globals3.sv」重新運行這些文件，並且能夠一次包含所
    system-verilog modelsim 2016-10-14

    0熱度

    1回答

    Verilog，截斷genvar寬度大小

    如何截斷genvar變量的寬度？舉例來說，如果我有： parameter LENGTH = 8; genvar i; for(i = 0; i < LENGTH; i = i + 2) begin somemodule #(WIDTH($clog2(LENGTH)) ) tmp (.a(i) ,.b(i+1) ,.
    verilog system-verilog modelsim 2016-08-30

    1熱度

    1回答

    modelsim-altera未找到（linux）

    我在LinuxMint 17.3操作系統下在我的電腦上安裝了Quartus II 64位。我沒有任何問題。但是我不能用ModelSim-Altera進行仿真。我收到消息「ModelSim-Altera沒有找到......」。 There is安裝我已經完成的ModelSim-Altera的詳細說明。但它並沒有幫助我。我還試圖在ModelSim-Altera的路徑末尾設置「/」。現在，我現在不需要做
    linux modelsim altera 2016-08-31

    4熱度

    2回答

    VHDL - 爲什麼直接在函數上使用length屬性會產生警告？

    我有一個返回的記錄的std_logic_vector表示的VHDL功能，我想這std_logic_vector的長度。我可以直接在函數上使用length屬性。爲什麼這會在ModelSim中產生警告？我是否在邀請微妙的問題？使用Google搜索警告文字並沒有發現任何我認爲有用的東西。 my_function_returns_slv(my_record)'length; **警告：../src/m
    vhdl modelsim 2016-10-27

    1熱度

    1回答

    Model Sim - 無法將新文件添加到項目中

    我正在嘗試使用Model Sim將文件添加到新項目verilog中。當我創建新項目時，我無法看到選項，將文件添加到項目中。 在項目界面中，當我選擇添加新文件到項目中時，看不到任何彈出。 操作系統：Windows 10的64位 軟件：的ModelSim-Altera的10.1d（的Quartus || 13.0） 我已經改變了我的Windows兼容到Windows 7，因爲該軟件僅支持窗口7.1和W
    verilog modelsim altera 2016-09-07

    1熱度

    1回答

    在Win7上爲ModelSim編譯「<proj> .ip_user_files」中的Vivado IP生成的圖書館

    感謝您閱讀我的問題。 如果我產生隨着Vivado的「IP目錄」（2016.2）的組成部分，Vivado在我的項目創建下列文件夾（S）（我生成這個例子計數器）： <proj>/ip_user_files/ip/c_counter_binary/c_counter_binary_0.veo /c_counter_binary_0.vho /c_c
    vhdl modelsim vivado 2016-10-31

    0熱度

    1回答

    Modelsim的模擬輸出總是顯示高impledance狀態（藍線）

    我使用Verilog和所有的輸入模擬中是好的，但所有輸出保持高impledance狀態（在波窗口藍線）。 這裏是.V文件： module de_mux( input clk, NewPacket, input [7:0] DataIn, output reg [7:0] DataOut0, DataOut1, DataOut2, DataOut3, DataOut4, DataOut5, Da
    verilog simulation hdl modelsim 2016-09-17

    -1熱度

    2回答

    的ALU用Verilog，沒有輸出的同時模擬

    我寫一個簡單的ALU的Verilog這樣的： input [15:0] in; output reg [15:0] out; reg [15:0] r [0:7]; reg [3:0] opcode; reg [3:0] outreg; reg [3:0] var1, var2; reg [15:0] a1, a2; parameter STO = 4'b0000; param
    verilog modelsim alu 2016-09-23

    0熱度

    1回答

    Quartus II：簡單的計數器，但奇怪的行爲

    首先，我很抱歉打擾你們與我的noob問題，但我無法找到任何意義與我的（ModelSim模擬）電路發生了什麼。 這裏是我的代碼，簡單的可以是： LIBRARY ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; ENTITY Counter IS PORT( enable : in std
    vhdl fpga modelsim altera quartus 2016-09-29
最新問題