verilog

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無法在verilog中的兩個子模塊之間連接數據線

我一直在嘗試幾天，它越來越沮喪，我無法捕捉到我的錯誤。如果你能幫助我，我將不勝感激。以下是我的代碼，我有一個頂級模塊內的兩個模塊，連接完成後，模塊連接以某種方式無法正常工作。從一個子模塊到另一個子模塊輸入的輸出缺失（如果我從第一個子模塊中刪除了我的始終代碼）。如果在我的vc_buffers模塊中取消註釋始終代碼，我甚至無法在RTL原理圖中看到vc_buffers模塊。 下面是完整的代碼： `tim

verilog 2017-05-26

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做線性反饋移位寄存器的不對模塊的Verilog

還有就是我的模塊： module linear_feedback_shift_reg(clk, reset, data_out); // PARAMETERS // parameter REGISTER_WIDTH = 2; // width of initial and current states parameter INIT_STATE = 0; // initializatio

verilog fpga 2017-05-27

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如何在Nexys ddr 4 FPGA上生成音頻聲音輸出

我想嘗試使用Nexys 4生成汽車聲音。我是否需要將聲音存儲在ROM中？創建聲音的步驟是什麼？我正在使用verilog。謝謝

audio verilog fpga 2017-05-27

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如何獲得用Verilog

我已經做了Verilog一個差錯控制編碼合成的延遲，因爲我得到的18000 ns的一些延遲解碼數據。我需要將解碼後的數據與原始數據進行比較，但是我的原始數據開始大約100 ns，所以如何對這兩個信號進行協作。 如何耽誤我輸入數據的Verilog這應該是綜合的？ 我需要實現這個是硬件。

verilog iverilog 2017-05-29

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基本單元測試

我的經驗，程序員，但新的HDL。我正試圖弄清楚如何爲我的課程實現基本的硬件設計單元測試。我知道SVUnit，但我需要提交代碼，所以我寧願自己實施準系統測試功能。這也將幫助我學習更多。 我有麻煩搞清楚什麼語言結構來使用。我真正需要做的是實例化一個組件，驅動輸入，然後驗證輸出值。驗證是我卡住的地方。這是否需要進入總是阻止？ 即使指出我在正確的方向，我應該使用谷歌搜索條件將是非常有幫助的。到目前爲止，我

verilog 2017-05-30

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如何在任務，Verilog中指定不定值以註冊？

我遇到了這個錯誤。雖然我尋求整個網絡，但我沒有找到好的答案。 我想爲任務中的reg分配一個條件值。 的錯誤是這樣的： Error: VCP2648 Control_Unit_Tasks.v : (60, 50): Reg initializer must be a constant: DR==10'b0000000000?1'b1:1'b0"; 而且我對其中出現此錯誤任務編寫的代碼是這樣的： ta

initialization task verilog assign 2017-05-31

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伊卡洛斯不知道如何解析localparam數組？

我使用伊卡洛斯的Verilog，視窗8.1的V10和時遇到麻煩編譯一維數組，如： localparam [15:0] A[0:5] = { 0, 10920, 21840, 32760, 43680, 54600 }; 或2D陣列等： localparam [1:0] B[0:5][0:2] = { {2'b00, 2'b

arrays verilog iverilog 2017-06-02

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$信號的算術移位在條件表達式中給出了不同的結果，並始終阻止

我在爲MIPS編寫ALU。 我以前寫的時序邏輯（或總是阻止？我不知道爲什麼，但c必須是reg所以我想這是一個時序邏輯？） 這似乎是組合邏輯 always @* begin case (op) 4'b0000: c = mux_a + mux_b; 4'b0001: c = mux_a - mux_b; 4'b0010: c = mux_b << mux

verilog iverilog 2017-06-02

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究竟是Xilinx警告XST之間的區別：1710和XST：1895年？

任何人都可以請解釋兩個賽靈思警告之間的差： XST：1710 - FF /鎖存reg_0（沒有初始化值）具有恆定值在塊0 。這個FF/Latch將在 優化過程中進行修剪。 Xst：1895 - 由於其他FF/Latch調整，FF/Latch reg_1（無初始值爲 ）在塊中的值爲0。這FF /鎖存 將在優化過程中進行修整。 假設 「REG」 是一個字節長寄存器。

verilog xilinx synthesis 2017-06-05

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爲什麼使用分層測試平臺代替簡單的一個程序塊？

當我們可以在簡單的一個程序塊中編寫所有功能時，分層測試平臺的基本用途是什麼？我知道可重用性是一個目的，但除此之外，它具有獨特性。

verilog system-verilog verification uvm 2017-06-05

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