verilog

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    的Verilog迫使結構來進行包裝

    我已經聲明瞭一個模塊內像這樣的結構： module myModule; struct { logic a; logic b; logic [A - 1:0] c[0:B - 1]; logic [C - 1:0] d; } [D - 1:0] e [0:E - 1][0:F - 1]; endmodule 我想用c像一個解包陣列
    struct verilog system-verilog 2017-05-05

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    如果控制語句後的Verilog語法錯誤

    我想在我的幾個不同的選擇模塊的Verilog中創建一個零檢查模塊。 module check_zero (input [63:0] a, b, [1:0] select, output reg [63:0] out); if ((a[51:0] == 0) && (b[51:0] == 0)) begin out <= 0; state <= done; end
    syntax syntax-error verilog 2017-05-05

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    Model Sim verilog error端口'out2'的非法輸出或輸入端口連接

    這是我64位乘法器的完整代碼。它在第17行的第17行給出了我有底氣的錯誤（3星）。錯誤是vsim-3053非法輸出或輸出端口'out2'的端口連接錯誤。 module full_multiplier(input [63:0] a, b, input [1:0] select, input clk, output reg [63:0] out); wire [10:0] exp;
    input connection output verilog modelsim 2017-05-06

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    Verilog等待函數說明

    我的Verilog代碼有問題。我有2個時鐘 - 一個100kHz，第二個10kHz。只有當10kHz爲高電平時，我纔想用100kHz頻率切換LED。但是我的產量仍然很低。這是我的代碼： module LED_toggle( input clock_100kHz, input clock_10kHz, output reg LED_PIN, ); initi
    verilog fpga 2017-05-07

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    fpga在verilog中將inout引腳分配給輸入引腳

    我正嘗試使用verilog連接Altera FPGA上的兩個引腳。 具體而言，我將inout引腳連接到input引腳。我收到錯誤。 引腳 「<名>」 有多個驅動器 錯誤是這個鏈接解釋。 Altera description 這是解決方案： module multi_driver(inout o, input a, b, en); // Input a directly drives t
    verilog fpga altera 2017-05-09

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    加載設計時出錯當使用模塊內部生成塊

    我有以下模塊在單獨的文件中。當我嘗試運行我的RC_ADD_SUB_32模塊時，出現'inst'失敗的錯誤Instantiation。地區：/ RC_ADD_SUB_32_TB/obj/rc_gen_loop [0]/FULL_ADDER未找到設計單元。加載設計時出錯。 實例化全加器在生成塊內不起作用。我在rc_add_sub_32.v文件中實例化完整加法器時遇到了問題。有任何想法嗎？ full_a
    verilog hdl modelsim 2017-05-14

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    的SystemVerilog：接口變量中的其他接口

    考慮下面的示例代碼的任務引用： interface I(); logic x; modport slave(input x); endinterface interface J(I.slave i); logic y; task process; if (i.x) begin // ... end if
    verilog system-verilog xilinx vivado 2017-05-16

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    Verilog和Systemverilog中$實時返回多少位？

    $實時返回Verilog和Systemverilog？
    verilog system-verilog 2017-05-20

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    ModelSim Altera 10.1d - verilog我無法獲取波形

    我有一個基本的雙穩態代碼，我編譯它沒有任何錯誤，但是當我點擊運行（f9）後想要添加波形時，我的altera程序不會'採取任何動作...... 這裏是我的代碼： 測試模塊： module test(); reg a; reg ck; reg rst; wire out; bistable bis(.a(a),.ck(ck),.rst(rst),.out(out)); initial b
    compiler-errors verilog modelsim waveform altera 2017-05-22

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    SystemVerilog：如何將2個數組合併成一個數組？

    我試試這個代碼，但是當我編譯它，我收到此錯誤： Illegal assignment pattern. The number of elements (2) doesn't match with the type's width (16) 。 module(output [15:0] O); reg [7:0] a, b; assign O = {a, b}; endmo
    verilog system-verilog 2017-05-22
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