verilog

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    如何等待始終阻止的邊？

    我想寫的東西是這樣的： [email protected](posedge bus_start) begin @(posedge scl) buffer[7] = sda; @(posedge scl) buffer[6] = sda; @(posedge scl) buffer[5] = sda; @(posedge scl) buffer[4] = s
    verilog fpga quartus 2017-06-06

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    使用fsm避免使用frequecny分頻器的鎖存器 - Verilog

    我是verilog和HDL的新手。 我想實現一個N分頻器， 它計數時鐘滴答（pos和neg），並從輸入clk的第一個上升沿開始計數機制。 另外，clk分頻器必須支持同步rst_n。 我採用Altera的Quartus和下面的代碼 module clk_divider_fsm ( \t in_clk, \t rst_n, \t out_clk ); input
    verilog system-verilog hdl quartus 2017-06-07

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    如何指定在批處理模式下運行emacs的輸出文件？

    我在批處理模式下運行帶Verilog模式的emacs。通常，它會覆蓋源文件，但我想保留源文件並將輸出寫入不同的文件。我試圖把這個放到makefile流程中，所以我需要單獨的輸入和輸出文件。 我的命令行： emacs --batch xyz.auto.sv -f verilog-diff-auto
    emacs verilog 2017-06-09

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    如何在Verilog中「發佈」模塊屬性？

    Verilog初學者的問題：模塊是否可以發佈靜態/常量屬性，如地址總線片寬或內部寄存器數？它不是一個參數，而是實例化模塊固有的信息。無論是模塊輸出數據。 有點像（不當）.addr（地址[amod.AMOD_ADDR_W -1：0]）下面 module top_mod #(parameter ADDR_W = 32) (input [ADDR_W-1:0] addr); a
    verilog 2017-06-09

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    使用for-loop在verilog中獲取xxx的輸出

    我正在嘗試學習verilog，並且我不明白使用for循環時出了什麼問題。 在我試圖實現的示例模塊中，我將根據輸入設置輸出的第一位，而輸出的其餘位將根據輸入設置，和輸出 - module example_module(A,B,C); input [15:0] A; input [15:0] B; output [15:0] C; reg[15:0] C; integer i; [emai
    for-loop verilog 2017-06-13

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    存儲M個n位二進制數的總和的最大位寬

    我試圖找到公式來計算包含M個n位無符號二進制數的總和所需的最大位寬。謝謝！
    verilog hardware fpga hdl 2017-06-14

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    如何在Yosys的初始塊中分配RAM值？

    我試圖用一個初始塊賦值給一個只讀推斷RAM： module rom ( input clk, input [5:0] addr, output reg [15:0] data); reg [15:0] mem [0:63]; initial begin mem[0] = 1; mem[1] = 2; end
    verilog yosys 2017-06-14

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    如何從SystemVerilog中的某個函數返回一個動態結構數組

    我遇到問題，找出從函數返回動態結構數組的語法。我有以下小例子： `timescale 1ns/10ps typedef struct{ string Name; int Age; } PersonType; function PersonType A [] getPeopleInfo(); automatic string Name [50];//Max
    verilog system-verilog 2017-06-14

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    讀了Verilog HDL文本文件

    我不能用Verilog讀取文本文件，該文件包含以下內容： b05_test.dut.n509 0 我擋在與fgets指令scan_faults = $fgets(file_faults , string , data);，因爲它不起作用，我試圖用fsancf沒有任何積極的結果。 請幫忙嗎？ 全碼： integer file_faults; integer scan_faults; wire d
    verilog 2017-06-15

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    verilog中多維數組值的分配

    下面的Verilog代碼使用多維寄存器陣列來存儲數據。 parameter DSIZE = 8; parameter ASIZE = 4; input [DSIZE-1:0] wdata; input wclk,wen; reg [ASIZE:0] wptr; parameter MEMDEPTH = 1<<ASIZE; reg [DSIZE-1:0] ex_mem [0:MEM
    verilog 2017-06-16
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