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    在Verilog中將4位移位寄存器輸出連接到另一個模塊中的4位輸入

    對於我們的學校項目，我試圖使用線性反饋移位寄存器在硬件（七段）上進行僞隨機數生成。我寫了LFSR和七段模塊，但是我無法將兩個模塊相互連接起來。該項目合成，但HDL圖不顯示LFSR和七段模塊之間的任何連接。以下是代碼。 //main module module expo(input clock, reset, output a,b,c,d,e,f,g ); wire
    verilog vlsi 2014-05-10

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    VHDL內部信號改變輸出 - 不工作？

    我有這個PC模塊，很簡單（代碼結尾）。我首先生成一些輸入信號port_int，並在過程結束時說pc_out <= port_int。我的目標是根據輸入信號增加或增加或減少PC。 在仿真中，內部port_int信號工作正常，但pc_out沒有。這是爲什麼發生？看看模擬： 看看port_int如何改變，因爲它應該，而pc_out是遲到。後來在模擬中，pc_out變得更糟，變化不規則，甚至不遲到。 我在
    output vhdl fsm vlsi 2013-12-18

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    Verilog中的格式錯誤

    嗨，我正在使用下面的代碼來設計一個n位計數器。 根據開始和結束，我想實例化向上或向下計數器。 但我得到了「格式錯誤的陳述」。請幫忙。 module nbitUpCounter(startc,endc , clk, rst_n,actlow,count); parameter n = 7; output reg [n:0] count; input [n:0] startc;
    verilog system-verilog vlsi 2014-02-14

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    無法加載文件「/usr/lib/x86_64-linux-gnu/magic/tcl/tclmagic.so」

    我在運行magic vlsi時遇到了問題。問題是 couldn't load file "/usr/lib/x86_64-linux-gnu/magic/tcl/tclmagic.so": /usr/lib/x86_64-linux-gnu/magic/tcl/tclmagic.so: undefined symbol: Tk_GetCursorFromData 我覺得這引起： /usr/li
    tcl tk vlsi 2016-06-10

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    在接近生成32位二進制隨機數的手臂彙編代碼中是否有任何特定程序？

    是否有任何特定的程序在臂彙編代碼接近生成32位二進制隨機數？我需要一個程序1000個測試用例。
    assembly random arm vlsi 2016-03-03

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    不必要的一個時鐘延遲vhdl

    有人可以解釋我爲什麼我有一個時鐘延遲對我的模擬以下，我該如何解決它，它不應該在那裏，因爲我在輸出上丟失了一點.... entity outBit is port( clk1 : in STD_LOGIC; clk2 : in STD_LOGIC; -- reset : in STD_LOGIC; int_in : in INTEGER; bit_o
    vhdl fpga fifo vlsi 2015-11-30

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    vhdl中的8位容錯加法器我嘗試了可用的代碼，但它們似乎不工作

    「無符號8位容錯加法器」在「vhdl代碼」中添加兩個8位數字。錯誤：C：/Modeltech_pe_edu_10.4a/examples/etl1.vhd（34）：接近「信號」：語法錯誤 **錯誤：C：/ Modeltech_pe_edu_10。 4A /例子/ etl1.vhd（41）：近 「EOF」：語法錯誤 ＃ 代碼如下 enter code here library ieee; us
    vhdl vlsi 2016-04-28

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    加載數據從舞臺上花費的時間

    我正在開發FPGA的多重啓動，我發送一系列命令，在中間我需要從PROM內存加載數據，我指定數據的地址。應加載所以我的問題是多少個時鐘週期就舞會採取從內存中加載位文件到FPGA架構?? Reconfiguration of FPGA in ML605 Board：這裏是鏈接，萬一如果你需要了解更多信息 謝謝
    vhdl verilog fpga vlsi 2014-12-24

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    數質蘊涵和EPI

    我的TA的解決這個問題，總理蘊涵（PI）爲 f(a,b,c,d)= Sigma m(0,2,4,5,8,10,11,13,15) 號是7和必要的PI（EPI）的數量是1。這將如何計算？我認爲這是錯誤的。任何想法？ 我的解決辦法是：
    computer-architecture digital-logic vlsi digital-design 2015-02-23

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    Xilinx的Xst 646警告應該被忽略嗎？

    在我的代碼中，我必須使用一些寄存器來存儲一些用於在代碼中作出決定的值。他們不直接從輸入線獲取數值。 現在，我越來越... 信號被分配但從未使用。這個未連接的信號將在優化過程中被修剪。 我應該忽略這個警告嗎？我的模擬工作正常。
    verilog fpga xilinx synthesize vlsi 2015-04-17
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