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如何從命令行生成.xst文件+ Xilinx-ISE

我正試圖學習如何從命令行生成位文件。有沒有辦法從命令行工具生成.xst腳本文件？我只能發現它是GUI自動生成的東西。 要添加一些上下文，我在GUI中構建並生成一個簡單設計的位文件，然後使用'查看命令行日誌'工具生成該工具使用的命令。然後使用「清理項目文件」。我只是試圖從命令行手動執行相同的命令。第一個命令是： xst -ifn "C:/Users/Documents/XilinxProjects/

xilinx xilinx-ise 2016-06-08

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ModelSim波浪渲染很慢

我從版本6.6d（SE）切換到10.1c（SE）。 在舊版本中，完成模擬後立即出現波浪。現在波浪渲染需要很長時間。 哪裏可能是問題？謝謝。

vhdl xilinx modelsim 2016-08-12

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如何使用Verilog解決此RSA實現中的語法錯誤？

我正在嘗試使用verilog實現RSA和virtex 5 FPGA。賽靈思ISE日誌不是很具描述性。我使用的是CORDIC 4.0 IP內核和隨機數字發生器。過去一週我一直在做這件事，我似乎無法弄清楚。 主文件 `include "GARO.v" module RSA_Encryption(RST_N,CLOCK,CTEXTPUB,RANDP,RANDQ,RANDE,PRIME_CHECK,

verilog fpga xilinx 2016-06-24

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Petalinux和FreeRTOS之間的定性比較

我將開始在Zynq板上開發應用程序。我的任務基本上是移植雙核ARM上的Microblaze上運行的現有應用程序。 我想知道的是哪種O.S.在新系統上使用，因爲我在這個領域沒有任何經驗。 看來，我認爲主要有四個途徑： 1）的Petalinux（使用雙核） 2）的Petalinux + FreeRTOS操作系統（使用雙核） 3）FreeRTOS操作系統（僅使用一個核心） 4）Baremetal（僅使用

xilinx freertos zynq petalinux 2016-06-25

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如何將HLS任意精度類型轉換爲複合類型

我正在編寫帶有AXI4流輸入的HLS單元。流中的幾個單詞包含我想要訪問的結構。例如： struct eth_header { ap_uint<48> dest; ap_uint<48> source; ap_uint<16> proto; } 我可以很容易地緩衝流的話，並將它們串聯到大ap_uint<112>。不過，我非常想將ap_uint<112>轉換成一個漂

fpga xilinx vivado-hls 2016-06-28

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推斷2D塊RAM賽靈思vivado

我試圖推斷VHDL二維塊RAM。但詳細的電路原來是寄存器和MUX的電路。對於有關RAM中的代碼的主要文件是： library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; use work.shared_resources.all; entity weight_ram is port (clk : in

vhdl ram xilinx 2016-08-18

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在帶有時鐘分頻器和不同輸出的verilog上實現testbench

對於下面的代碼，這是一個7段59秒計數器，我試圖實現一個測試臺。我遇到了兩個問題：一個是我用實際時鐘q [24]來計算近似秒數，但在測試平臺中，我應該能夠看到不同的輸出，而不需要實現數千個時鐘。另一個麻煩是，我想在測試臺中看到寄存器[3：0] unidad和[3：0] decena中的輸出，它們是7段面板上的每個數字，但是在代碼中沒有使用如輸入或輸出，但作爲實習變量。 我怎麼能實現這樣一個模擬，在

verilog counter simulation xilinx 2016-06-29

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讀取，然後在VHDL中寫入RAM VHDL

所有代碼行均以並行方式執行，因爲它是一臺機器。 我想創建這個內存從ram塊讀取某個寄存器到輸出，只有'後來'寫入輸入相同的寄存器。我的代碼是這樣的： architecture Behavioral of RAM is type ram_t is array (0 to numOfRegs-1) of std_logic_vector (rLength-1 downto 0); signal

vhdl fpga ram cpu-architecture xilinx 2016-08-22

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如何查看查詢表的內容

想象一下，我們有一個簡單的fpga代碼，我想知道是否有任何方法可以在合成之後觀看特定lookUp表的內容，實際上那些將寫入SRAM的數據將會被寫入 module test8(a,b,c ); input a ; input b ; output c; assign c = a&b; endmodule Simple AND gate

fpga xilinx vivado 2016-07-06

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VHDL輸入強制接地

我是VHDL的新手。我試圖編寫加法器減法器的代碼。合成後，我的一個電路輸入總線接地。我在Ubuntu 14.04 LTS 64位中使用Xilinx ISE 14.2。 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity examples is Generic

vhdl xilinx xilinx-ise 2016-07-22

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