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    freeRTOS任務調度配置

    我有我的freeRTOS正在使用我的Microzed板。我使用Xilinx SDK作爲軟件平臺，直到現在我已經能夠創建任務並分配優先級。 我只是好奇地想知道，是否可以爲我的每個任務分配一個固定的時間，例如在100毫秒後，我的調度程序會切換到下一個任務。那麼是否有可能爲我的每個任務設置一個固定的執行時間？據我檢查，我找不到一種方法來解決這個問題，如果有任何方法使用freeRTOS的實用程序來實現這一
    scheduling xilinx freertos 2017-02-19

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    帶FPGA的多用途IO解決方案

    我必須爲CAN總線網絡中的工業控制系統設計IO模塊。 的IO-銷（10-40引腳）必須是所有的多目的：數字和模擬的輸入和輸出。此外，該銷具有以用作在需要時通信端口：的Modbus RTU，MODBUS TCP，DALI，等（模擬輸入最大7個通道） 我明白，所有的這種選擇需要不同HW;像電隔離或不同的電壓水平等 成本必須儘可能地低。 我想作出額外的硬件該位作爲插件模塊或可選的附加夾層PCB的。 我的
    io fpga xilinx altera adc 2017-02-22

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    Yocto u-boot自定義命令

    在Yocto設置中（通過Xilinx使用Petalinux 2016.4），向u-boot添加自定義命令的正確方法是什麼？ 我應該通過配方/補丁中添加相關的源文件到U-Boot的源，被列入的u-boot的編譯？ 有沒有更好的方法在開發過程中做到這一點，以獲得更快的轉身。 在哪個文件夾中應該放置代碼 - 在u-boot/board下或添加到u-boot /命令中？ 感謝
    xilinx yocto u-boot openembedded petalinux 2017-02-23

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    在Xilinx Zynq平臺上使用AXI-DMA IP的PCM DMA引擎

    我想在基於Zynq-7000的平臺上使用DMA引擎將PCM流傳輸到Zynq PL中的自定義I2S控制器。我的I2S控制器連接到外部放大器。我想通過AXI-DMA控制器使用DMA。這是目前我的數據通路： 我在Zynq PS上使用Linux 4.10內核。我使用Linux ASoC子系統生成pcm流並控制我的外部音頻放大器。我有512MB的DDR RAM連接到Zynq。我想用這個RAM的一部分來運行我
    linux xilinx alsa pcm dma 2017-02-23

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    賽靈思錯誤：端口連接不能混合排序和命名

    FA FA9(.in0(CSA10[0]), .in1(CSA11[0]), .carry_in(CSA12[0]), .sum(CSA20[0]), carry_out(CSA20[1])); 對於上面的代碼行，我得到錯誤「端口連接不能混合排序和命名」。所有的CSA被聲明爲wire [1：0] CSA11，CSA12等。我使用的工具是Xilinx 14.7。 我認爲我在上面的語句中使用的端口
    xilinx 2017-02-26

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    verilog紅外輸出

    我必須設計一個使用FPGA和Verilog的紅外發射器。 其中一個條件是每10Hz發送一個數據包，我有一個計數器在主時鐘（100MHz）的10Hz處創建一個輔助時鐘。 該數據包包含開始間隙選擇間隙右側間隙左側間隙前向間隙後向間隙。我有一個FSM在10Hz輔助時鐘的正向邊緣進行這種轉換。 數據包中的每個塊都有其大小，Gap只是將它們分開的空白空間。方向塊選擇時尺寸較大，否則較小。 在接收器的脈衝頻率
    verilog fpga xilinx infrared 2017-02-27

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    賽靈思SDK中的xil_cache錯誤

    我正在開發Digilent Atlys上的一個小項目，並且在生成網表和比特流以及導出到SDK之後，我碰巧遇到一個奇怪的錯誤，其中指出xil_cache.h是不存在任何地方（即使它在那裏）。 我需要提到的是，如果我不添加一箇中斷控制器和一個計時器它的工作，但我真的需要他們。 有沒有人遇到過這個錯誤？ 錯誤消息：下面設置環境變量後 08:24:21 **** Build of configuratio
    fpga xilinx xilinx-ise spartan xilinx-edk 2017-03-02

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    Vivado綜合錯誤

    當我嘗試運行合成時，出現意外錯誤。 這是終端出錯：沒有預設參數：[低] PresetParam：pcw_ddr_priority_writeport_0 異常程序終止（11） 和下面 # # An unexpected error has occurred (11) # Stack: /opt/Xilinx/Vivado/2016.2/tps/lnx64/jre/lib/amd64/ser
    ubuntu-16.04 xilinx vivado 2017-03-06

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    從Vivado 2015.2到2016.4遷移後初始化和使用SD卡不起作用

    ---------------編輯：額外注意------------- ---------------------------- 我們只試過遷移到Vivado 2016.1。使用該版本的SD卡即使在某種程度上破壞了音頻編解碼器的情況下也能夠使用新功能。這非常有趣，因爲我們查看了2015.2到2016.4的每個補丁說明，唯一提到的是他們爲sd卡I/O增加了一個額外的數據類型，在下一個版本中再次取出它
    c sd-card xilinx vivado 2017-03-13

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    計算機和BASYS之間的UART通信3 FPGA

    我有一個項目，需要將數據從Windows 10計算機發送到BASYS 3板（ARTIX7 FPGA）。我使用UART來做到這一點。要發送的數據輸入到PuTTY串行控制檯。 出於測試目的，我決定使用板上的8個LED顯示接收到的數據。 我正在使用Vivado 2016.4。 我遇到的問題是我在LED上獲得的數據與應該是完全不同的。我想這是PuTTY的波特率和我的VHDL模塊之間的同步問題。 請找到下文
    vhdl putty xilinx uart vivado 2017-03-15
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