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    在FPGA中使用vhdl核DFT的相位和幅度

    如何找出模擬波形的相位和幅度？ 我正在接收來自一個傳感器的一個模擬信號，通過使用該模擬波形我想找出基頻和二次諧波的DFT（相位，幅度）。我通過應用於FPGA的ADC轉換模擬信號。在那個FPGA中，我想使用IP DFT 4.0內核，但DFT核心輸出只是虛構的和真實的值。通過使用這個如何確定基波和諧波的相位和振幅？
    vhdl signal-processing fft xilinx dft 2016-11-17

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    下面的編碼風格在綜合時有什麼區別嗎？

    我想在我的項目中實現一個模塊，爲此我需要最終的值穩定一段時間，因此實現如下。他們兩人在模擬中都顯示出相同的結果。該工具是否會生成相同的硬件或不同的硬件？ always @(posedge clk) begin if(en) count <= count + 1; else begin a <= count; count <= 0; end
    verilog xilinx synthesis 2016-11-24

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    VHDL代碼不在板上工作，但在仿真上工作

    我正在使用vhdl來配置fpga板子的項目斯巴達3E。我必須做的是一個天才謎題，在我的主代碼中有一個狀態機來控制邏輯。 當我使用xilinx模擬器模擬代碼，但是當我將.bit文件運行到FPGA板時，一切正常，會發生什麼情況是序列的第一個指示燈會亮起然後熄滅，這會發生，我點擊右鍵就停止工作，下一個序列從不顯示。 當然有一個deboucing按鈕的問題，這就是我使用一個計數器來防止repic bug系
    vhdl fpga xilinx xilinx-ise spartan 2016-11-27

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    合成誤差整數的轉換[ERRORS：HDLParsers：854]

    count := to_integer(unsigned (values(i))); 錯誤： ERRORS：HDLParsers：854 - 表達式不能轉換爲類型無符號 前提條件： 進口 library ieee; use ieee.std_logic_1164.all; use ieee.math_real.all; 計數聲明聲明爲 values: in std_logic_vect
    vhdl fpga xilinx xilinx-ise 2016-11-28

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    嵌入式linux設備樹生成

    我是新來的嵌入式linux開發環境。我想生成（Xilinx公司Zync系列SoC）的用於Zedboard設備樹的文件和遇到的.dts文件以下行： chosen { bootargs = "console=ttyPS0,115200 root=/dev/mmcblk0p2 rw earlyprintk rootfstype=ext2 rootwait devtmpfs.mount=0 co
    linux arm embedded-linux xilinx device-tree 2016-10-18

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    如何正確確定寄存器位寬？

    這是我編寫的簡單代碼。從'outt'我得到了122116.但是如果我將'outt'寬度更改爲33位（[32：0]），那麼代碼似乎工作並給出正確答案-140028。這種行爲的原因是什麼？ `timescale 1ns/1ps module valu_parser(clk,outt); input clk; reg signed [31:0] r_1; reg signed [31:0]
    verilog xilinx 2016-10-19

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    如何使用鑿子3黑匣子實現賽靈思差分時鐘緩衝器？

    我想在我的AC701 kit（artix7）上寫一個簡單的鑿子3閃爍LED設計。但要做到這一點，我必須實例化一個時鐘輸入差分緩衝區。賽靈思提供以下的Verilog模板來做到這一點： IBUFDS #( .DIFF_TERM("TRUE"), .IOSTANDARD("DEFAULT") ) IBUFDS1_inst ( .O(clock1), // Clock buff
    scala xilinx chisel 2016-12-20

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    如何使用賽靈思分區IP內核

    我正在用VHDL編寫代碼以合成到XilinX FPGA上。我通常使用GHDL來模擬我的測試平臺。我需要利用XilinX分部核心來劃分變量，但我不確定如何去做，因爲在XilinX文檔中似乎沒有例子。我是否必須使用XilinX軟件爲分頻器生成VHDL組件？或者XilinX隱含地理解分配器意味着使用IP核？如果我的第二個陳述是真實的，那麼我將如何使用GHDL進行仿真，還是必須使用XilinX仿真工具？我
    vhdl fpga xilinx divider 2016-12-20

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    Ubuntu上的runnibg tftp命令

    所以我有一個嵌入式平臺Zedboard，我可以在其上運行Xilinx Linux.Also在我的主板上啓用了wifi接口，同時我也有busybox應用程序在我的根文件系統中，當我typd命令 busybox的 它示出了MSG 的BusyBox v1.22.1（2016年11月1日12時04分21秒GMT）多呼叫二進制。 現在我有一臺Ubuntu PC。從這個Ubuntu PC我可以ping我的Ze
    embedded-linux xilinx busybox tftp 2016-11-09

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    模擬和硬件測試之間的SPI CLK時序不匹配

    我有一個SPI時鐘，它與模擬中的芯片啓用按鈕的時序要求相匹配，但在硬件中測試時沒有。時間限制沒有得到滿足。可能的原因是什麼？
    vhdl fpga xilinx spi 2016-11-23
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