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    賽靈思VHDL閂鎖警告故障排除

    賽靈思正在推斷我寫的VHDL代碼的鎖存器。我查了可能的原因，發現這通常是由於不完整的if或case語句。我已經經歷了，並確保包括其他人和別人發言時，但我仍然收到警告。我相信這也影響到我正在研究的另一個項目，所以我想了解爲什麼會出現這種情況。 library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity state_machine is port
    warnings vhdl xilinx synthesis 2017-03-31

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    FATAL_ERROR：達到迭代限制10000達到

    這是2個多星期我面臨一個挑戰，我編程artix 7 FPGA。這個過程是簡單的： 串行模塊接收2位流（2個字節）根據這些2個字節 多路分離器模塊使能在陣列2個比特puf_en 當我添加多路分離模塊到whoe設計，在模擬期間，我收到此錯誤： FATAL_ERROR：達到迭代限制10000。 爲解複用器的代碼是在這裏： PUF_STATE_PROCESS:process(clk,uart_read,P
    vhdl fpga fatal-error xilinx vivado 2017-04-06

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    指令和數據如何在MicroBlaze MCS中組織？

    我正在研究我在FPGA中實現的MicroBlaze微控制器系統。但我想了解這款MCU的工作原理。讓我們考慮這個框圖： MicroBlaze MCS block diagram 我們可以看到，處理器連接，雖然2路公交車的32位轉換成BRAM模塊。其中一個總線是ILMB（指令本地存儲器總線），另一個是DLMB（數據本地存儲器總線）。我們可以看到兩者都連接到BRAM模塊的不同端口。所以我的問題是：在哈佛
    vhdl xilinx xilinx-ise microblaze 2017-04-08

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    在vivado中使用testbench.vhd文件

    我最近發佈了一些關於這個任務的東西，但是我碰到了另一個絆腳石，似乎找不到解決方案。我有一個4位模擬模擬器，但我需要使用老師提供給我的預先寫好的測試臺。我按照說明導入了測試平臺文件，並在源文件屬性中取消選擇合成旁邊的複選標記。 由testbench源文件檢測到的我的被測單元是我的項目的實體.vhd文件，所以一切都應該沒問題，只是當我模擬程序時，它只是模擬正常情況下在tcl控制檯中沒有輸出關於構成測試
    vhdl xilinx vivado 2017-04-10

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    XML TO TCL解析Xilinx Vivado生成架構

    我正在使用Xilinx Vivado 2014.4。我正在做一個項目來爲Vivado上的定製架構生成框圖。爲此，我想使用XML文檔生成一個TCL文件。我用盡了互聯網上的所有可用資源，但找不到解析XML文件到TCL腳本的任何答案。 一個例子XML文件來生成Microblaze的架構UARTLITE外圍 <?xml version="1.0"?> <System> <MicroBlaze id="
    xml tcl xilinx vivado 2017-04-10

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    在vivado中打開項目

    我需要處理Git中的存儲庫，我想知道如何使用vivado中的repo中的項目？我搜索了它，發現我需要在命令終端中寫入「.tcl」文件，但在我的「示例項目」文件夾中有多個「.tcl」文件，所以如果我需要添加所有這些文件，我會感到困惑。 謝謝
    tcl xilinx vivado 2017-04-11

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    爲Xilinx ISE 14.7創建自定義電路板？

    這是一個普遍問題，但創建自定義pcore的最流行/常用/最簡單的方法是什麼？ 我見過一些例子，他們主要是在Matlab上完成的，因爲我沒有任何Matlab的地方，我有點迷路了。沒有它，必須有一個正確的方法！ 謝謝！
    xilinx xilinx-ise xilinx-edk 2017-04-12

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    從電腦讀取FPGA的Block RAM

    我正在使用Xilinx ISE 14.7合成器。我可以用.coe文件初始化我的BRAM並訪問它。此外，我可以使用data2mem工具更新新的.mem文件並更新我的位文件。在這裏，我將它配置爲ROM。 我的問題是，我不知道如何將BRAM內容存儲到文件中。我正在使用核心生成器的單端口塊內存。我將它配置爲RAM。我想寫入數據並稍後訪問它。我沒有找到任何相關的帖子說明這一點。可能是它唯一沒有找到將內容保存
    fpga xilinx xilinx-ise 2017-04-12

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    用戶定義的包中的VHDL語法錯誤用於遺傳算法的RNG行號5

    Library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; Type arr is array (1 to mut_bits) of integer; type chrom_matrix is array (1 to pop_s
    syntax-error vhdl genetic-algorithm xilinx 2017-04-18

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    如何使vivado上的led低電平有效

    這個程序代表一個有限狀態機，帶有一個7段LED，它的計數爲5.我需要讓它處於低電平而不是高電平，但我只是不確定如何做到這一點。我也有測試臺。我知道最好總是使用時鐘語句，但我可以稍後處理。 `timescale 1ns/1ps //inputs, outputs module Counter( input u, input clrn, input clk,
    verilog xilinx vivado 2017-03-16
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