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    任何可用的FPGA源代碼？

    我是新來的FPGA，我想知道是否有任何典型算法的可用設計來源。 更具體地說，我正在尋找向量內積距離計算或諸如排序和讀寫矩陣之類的東西。 我想知道是否需要從頭開始，或者我可能能夠建立在以前的作品。 僅供參考，我還沒有決定我的芯片，甚至語言。我會與更靈活的一個去。
    verilog fpga xilinx 2011-12-28

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    VHDL和FPGA的

    我對FPGA的相對比較陌生，希望能夠獲得有關它們和VHDL的經驗。我不太確定使用標準MCU會帶來哪些好處，但是由於許多公司正在尋找它，因此需要尋找經驗。 什麼是一個很好的平臺，從不多的錢開始並獲得經驗。我一直在尋找，所有我能找到的是200 - 300美元的板，如果不是1000的。在FPGA開發板中我應該看到什麼，我聽到高速外設接口，我猜我真的很困惑的是，具有大約50/100 GPIO的MCU開發板
    vhdl fpga 2011-12-29

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    如何使用Verilog和FPGA通過一系列組合電路計算傳播延遲？

    我是新來的FPGA和HDL，但我試圖學習，無法弄清楚這一點。如何通過幾個級別的組合邏輯來計算或估計傳播延遲。我只能憑經驗確定，還是可以在設計時弄清楚。在這種情況下，我正在使用FPGA來實現奇偶校驗設置和校驗電路。該電路看起來像xor門的樹形網絡，就像示例圖片一樣，除了我想要xor 16個寄存器，所以會有更多的級別或xor操作。我希望能夠通過每個「電平」xor邏輯計算傳播延遲，以便我可以確定整個奇偶
    verilog fpga 2012-01-16

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    從微處理器VHDL獲取數據Spartan 3A

    我有一個應用程序正在實例化我們在vhdl開發的微處理器，它也在FPGA的LCD顯示屏上顯示數據。 我們已經測試了微型顯示器和液晶顯示器，他們確實有效。 現在的想法是顯示micro（這是一個生成fibonacci系列的程序）到LCD的數據，但我無法設法使它顯示系列的條款。 繼承人的全部代碼，但我認爲，問題出在哪裏可能是部分是在微觀的實例，然後當我得到的數據（其sensitity列表中有DATO_VA
    vhdl fpga microprocessors spartan 2011-12-02

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    printf原始數據 - 獲取printf或打印以不發送字符

    我有一個通過RS232連接到iRobot創建的Xilinx Virtex-II Pro FPGA板卡。 iRobot將一串字節整數作爲命令。 我發現printf實際上會通過串口發送（Hypterminal能夠接收我打印的任何東西），我想我可以使用printf將數據發送給iRobot。 問題是，printf似乎格式化ascii輸出的數據，但我真的很喜歡它只是發送數據原始。 我想是這樣的： print
    c serial-port printf fpga serial-communication 2011-12-03

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    如何在xilinx中從原理圖生成vhdl代碼

    我想知道是否有可能從xilinx中的原理圖生成vhdl代碼。我知道反過來是可行的。我希望這樣做，因爲我很好奇在我完成了mips R2000的數據路徑之後代碼會是怎樣的樣子，也是通過更改代碼中的關鍵行來修改大型原理圖的簡單方法。我已經使用了原理圖和VHDL，但我希望看到寫在VHDL中的整個數據路徑。我使用Xilinx 12.3。謝謝！
    vhdl fpga xilinx mips32 2012-01-23

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    模擬觸發器D ISim 12.3

    如何在ISim 12.3上模擬此vhdl代碼？我知道它的工作原理，因爲我下載到FPGA，但我看不到一個好的模擬。 非常感謝，如果它太基本了，但我對此很新。 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use work.packageFlipFlop.all; use work.packageUtilities.all; entity contad
    simulation vhdl fpga flip-flop 2011-12-04

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    你能用C語言編程FPGA嗎？

    在大學時我用C語言編寫了一個FPGA。不過，我也知道一個人通常使用Verilog或VHDL編程FPGA。這是設計師的選擇嗎？如果是這樣，性能缺點是什麼？ 我會非常喜歡的類C語言對FPGA進行編程，而不是VHDL。 我想獲得一個賽靈思的Virtex-5，如果這有什麼差別嗎？
    fpga 2012-01-24

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    是否需要註冊每個硬件核心的輸入和輸出？

    我知道需要在使用這些輸入之前將所有輸入同步到FPGA，以避免亞穩態。我也意識到需要同步跨單個FPGA內時鐘域的信號。這個問題不是關於穿越時鐘域。 我的問題是，它是否是例行登記的輸入和每內部硬件模塊輸出所有在FPGA設計中的好主意。其基本原理是我們想要打破長期的組合邏輯鏈，以便提高時鐘速率，以便我們能夠滿足所選時鐘速率的時序約束條件。這將增加與信號必須跨越的模塊數量成正比的額外週期。這是個好主意還是
    fpga 2011-12-19

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    如何在activeHDL中使用xilinx宏？

    我有用於uart（.edn文件）的xilinx宏，我不知道如何使用activehdl 當我模擬宏提供未初始化的輸出？那麼如果任何人能以正確的方式來幫助我使用宏...？
    fpga xilinx 2011-12-27
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