hdl

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    Verilog中帶有噪聲+1，-1的三角信號

    我已經掙扎了一段時間了，我找不到一個簡單而有用的解決方案。 我想在尺寸以模擬的三角波信號的16位 和隨機噪聲與值1，0添加到它，-1。具有噪聲的信號從原始噪聲和噪聲信號的先前值決不會相差1以上是很重要的。 例如，我想值那樣： 原始信號：11111 22222 33333 44444 55555 ...... 降噪信號：12321 12332 23434 34345 45665 ...... 我模擬
    verilog fpga system-verilog hdl 2017-04-05

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    格式化Excel單元格爲二進制

    我目前正試圖在Excel中使用表格來自動爲硬件描述語言生成一些代碼。 我已經將單元格O5：O20格式化爲自定義格式，以便當它從我的表中爲'0'字符表格提取值時，它也會在前面顯示所有0。但是我想有一個基於假表，以便在細胞中R5我HDL代碼自動生成：R19我有以下代碼運行： =("assign wire_"&N5&" = 4'b"&TEXT(O5, 0000000)&";") 默認爲： =("as
    excel excel-formula hdl 2017-02-14

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    實用的模擬HDL

    我有一個非常大的RL電路（O（1M））需要建立來驗證理論。麪包板方法對我來說是不可能的。因此，我做了一項調查，以找到一種基於CAD的方法來創建這樣的電路。網上有相當多的信息，但我無法找到可用的模擬HDL是否具有以下屬性，這些屬性對於我的目的至關重要： 1-應該可行（使用非專有或負擔得起） 2-必須可合成。 3-可以合成各種無源元件（不僅是標準制造值）。 4-有教程和文檔以及示例測試用例。 是否有任
    hdl microchip electronics chip 2017-04-05

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    什麼是推薦MyHDL設計模式用於多刻度操作？

    我試圖通過編寫一個非常簡單的機器只用少量的指令和操作來學習MyHDL。我正在努力的是設計我的機器來處理需要多個時鐘週期來解決的操作的最佳方式。目前，我寫的所有硬件組件都需要一個單獨的刻度來解決，所以這是我遇到麻煩的控制單元。例如，假設我的機器的所有操作都需要1到3個時鐘週期才能完成，這意味着每條指令都需要3個週期（因爲我現在沒有進行任何並行操作）。 這將意味着我需要三個階段到我的機器或HDL術語，
    python hdl myhdl 2017-02-20

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    SystemVerilog實例化模塊共享輸入時，他們不應該（簡單的解決方案）？

    我在實例化模塊時遇到了一個小問題。我正在使用一個生成循環來創建兩個計數器的100個實例（16個32位計數器）。每個計數器應該有自己的獨立控制（UPDN & EN），但它們共享一個時鐘和一個復位。 模塊說明： SAT_COUNTER.sv // SIMPLE計數器模塊 TWO_SC.sv //實例TWO MODULES SAT_COUNTER（16位& 32 BIT COUNTERS） GEN_SC
    module counter instantiation system-verilog hdl 2017-02-24

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    如何使用Verilog的

    我如何使用時鐘模塊的Verilog時鐘控制塊得到等效代碼非阻塞分配 if((datain1[49]==1)||(datain2[49]==1)||(datain3[49]==1)||(datain4[49]==1)) begin buffer[1][59:50] <=buffer[1][147:138]; buffer[1][147:138]<=buffer[1][235:226]; b
    verilog system-verilog hdl 2017-02-28

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    在always塊中將使用哪個值？

    這裏是一個Verilog代碼：（此代碼不是用於合成） `timescale 1 ns/1 ns module test; reg r1, r2, r3, r4; reg clk_at_time, clk_from_clk; // Initialize signals initial begin r1 <= 1; r2 <= 0
    verilog hdl 2017-03-01

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    什麼是HDL合成中的「淨」

    我是一個電路合成的初學者，我遇到過很多字net，但我永遠無法找到它的標準定義。在我看來，它指的是任何一種接收投入和產出產出的「黑匣子」。所以它可以是一個大電路內的子電路，它可以是一個門陣列。我的理解是否正確？
    verilog hdl synthesis 2017-03-03

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    如何測試數據是否是整數？ （VHDL）

    。假定我有： x: IN STD_LOGIC_VECTOR(2 DOWNTO 0); Y: OUT STD_LOGIC_VECTOR(2 DOWNTO 0); Ÿ< = x如果x是整數 如何測試，如果我x是一個整數？
    vhdl hdl 2017-03-16

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    包含的iverilog語法？

    我想在我的主文件（cpu.v）中包含一個Verilog文件（alu.v）。這兩個文件都在同一個目錄中。 'include "alu.v" module cpu(); ... ... endmodule 當我嘗試編譯它時，出現以下錯誤。 cpu.v:1 syntax error I give up 我不明白include語句是怎麼錯的。我確定我的語法是正確的，如圖所示here。
    verilog hdl iverilog 2017-02-09
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